JPH11326460A - バウンダリスキャン回路 - Google Patents
バウンダリスキャン回路Info
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- JPH11326460A JPH11326460A JP10139763A JP13976398A JPH11326460A JP H11326460 A JPH11326460 A JP H11326460A JP 10139763 A JP10139763 A JP 10139763A JP 13976398 A JP13976398 A JP 13976398A JP H11326460 A JPH11326460 A JP H11326460A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
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- 102100030346 Antigen peptide transporter 1 Human genes 0.000 description 1
- 101000892398 Homo sapiens Tryptophan 2,3-dioxygenase Proteins 0.000 description 1
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 1
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- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数のＩＣを搭載した基板の一部をテストす
る場合のテスト時間を短縮化できるバウンダリスキャン
回路を提供する。 【解決手段】 バウンダリスキャン回路は、同一のスキ
ャンパス上に複数のＩＣ（ＩＣ１〜ＩＣ４）を結合し、
且つ各ＩＣを同一のセレクタ５を介して接続し、セレク
タ５の内部パスで接続先を切り替えることにより、スキ
ャンパスに送入されるテストデータを基板上にある特定
のＩＣに任意に選択出力できるようにした。
る場合のテスト時間を短縮化できるバウンダリスキャン
回路を提供する。 【解決手段】 バウンダリスキャン回路は、同一のスキ
ャンパス上に複数のＩＣ（ＩＣ１〜ＩＣ４）を結合し、
且つ各ＩＣを同一のセレクタ５を介して接続し、セレク
タ５の内部パスで接続先を切り替えることにより、スキ
ャンパスに送入されるテストデータを基板上にある特定
のＩＣに任意に選択出力できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、バウンダリスキャ
ン回路部を有する集積回路（以下、一部を除いてＩＣと
記す）を複数搭載し、各ＩＣがスキャンパスで接続され
た基板の製造不良をテストするバウンダリスキャン回路
に関する。
ン回路部を有する集積回路（以下、一部を除いてＩＣと
記す）を複数搭載し、各ＩＣがスキャンパスで接続され
た基板の製造不良をテストするバウンダリスキャン回路
に関する。
【０００２】
【従来の技術】複数のＩＣが搭載された基板の製造不良
の有無をバウンダリスキャン方式でテストするバウンダ
リスキャン回路が知られている。この種のバウンダリス
キャン回路は、図６に示すように、基板６１上に複数の
ＩＣ（ＩＣ１〜ＩＣ４）と、所定のテスタを接続するた
めのエッジコネクタ６２とを配設したものである。初段
のＩＣ１のＴＤＩ（ＴＤＩはTest Data Inputの略、以
下同じ）端子はエッジコネクタ６２のＡＴＤＩ端子に接
続され、ＩＣ２〜ＩＣ４については、それぞれ前段のＩ
ＣのＴＤＯ（ＴＤＯはTest Data Outputの略、以下同
じ）端子が自己のＴＤＩ端子に接続され、最終段のＩＣ
４のＴＤＯ端子は、エッジコネクタ６２のＡＴＤＯ端子
に接続されて、一本のスキャンパスが形成されている。
の有無をバウンダリスキャン方式でテストするバウンダ
リスキャン回路が知られている。この種のバウンダリス
キャン回路は、図６に示すように、基板６１上に複数の
ＩＣ（ＩＣ１〜ＩＣ４）と、所定のテスタを接続するた
めのエッジコネクタ６２とを配設したものである。初段
のＩＣ１のＴＤＩ（ＴＤＩはTest Data Inputの略、以
下同じ）端子はエッジコネクタ６２のＡＴＤＩ端子に接
続され、ＩＣ２〜ＩＣ４については、それぞれ前段のＩ
ＣのＴＤＯ（ＴＤＯはTest Data Outputの略、以下同
じ）端子が自己のＴＤＩ端子に接続され、最終段のＩＣ
４のＴＤＯ端子は、エッジコネクタ６２のＡＴＤＯ端子
に接続されて、一本のスキャンパスが形成されている。
【０００３】各ＩＣ１〜ＩＣ４には、それぞれバウンダ
リスキャンを実現するためのＴＤＩ端子、ＴＤＯ端子、
テスト・アクセス・ポート（以下、ＴＡＰ）、テストデ
ータを設定できる１ビットのレジスタである複数のバウ
ンダリ・スキャン・セル（以下、ＢＳＣ）が設けられて
おり、テストを行うためのテストロジックと、通常動作
を行うためのユーザロジックとが、図示しない制御信号
によって自動的に切り替えられるようになっている。両
ロジックは回路的に分離されており、テストロジックの
ときはユーザロジックには影響を及ぼさない。その逆も
同様である。
リスキャンを実現するためのＴＤＩ端子、ＴＤＯ端子、
テスト・アクセス・ポート（以下、ＴＡＰ）、テストデ
ータを設定できる１ビットのレジスタである複数のバウ
ンダリ・スキャン・セル（以下、ＢＳＣ）が設けられて
おり、テストを行うためのテストロジックと、通常動作
を行うためのユーザロジックとが、図示しない制御信号
によって自動的に切り替えられるようになっている。両
ロジックは回路的に分離されており、テストロジックの
ときはユーザロジックには影響を及ぼさない。その逆も
同様である。
【０００４】図６に示すバウンダリスキャン回路６０に
おいて、例えばＩＣ３内の１つのセル（テストデータ設
定点Ｐとする）をテストする場合の動作は、下記のとお
りである。まず、エッジコネクタ６２に接続されたテス
タ（図示省略）から、ＡＴＤＩ端子を通じてスキャンパ
スにテストデータを入力する。このテストデータは、Ｉ
Ｃ２のＴＤＩ端子およびＴＤＯ端子を経由し、ＩＣ３の
ＴＤＩ端子に到達し、ＢＳＣへ設定される。テスト終了
後のテストデータは、ＩＣ３のＴＤＯ端子からＩＣ４の
ＴＤＩ端子、ＴＤＯ端子を介してエッジコネクタ６２の
ＡＴＤＯ端子へ出力される。この場合のテストデータ
は、ＩＣ１で１ビット、ＩＣ２で１ビット、ＩＣ３にお
けるテストデータ設定点Ｐで３ビットとなり、計５ビッ
ト必要となる。
おいて、例えばＩＣ３内の１つのセル（テストデータ設
定点Ｐとする）をテストする場合の動作は、下記のとお
りである。まず、エッジコネクタ６２に接続されたテス
タ（図示省略）から、ＡＴＤＩ端子を通じてスキャンパ
スにテストデータを入力する。このテストデータは、Ｉ
Ｃ２のＴＤＩ端子およびＴＤＯ端子を経由し、ＩＣ３の
ＴＤＩ端子に到達し、ＢＳＣへ設定される。テスト終了
後のテストデータは、ＩＣ３のＴＤＯ端子からＩＣ４の
ＴＤＩ端子、ＴＤＯ端子を介してエッジコネクタ６２の
ＡＴＤＯ端子へ出力される。この場合のテストデータ
は、ＩＣ１で１ビット、ＩＣ２で１ビット、ＩＣ３にお
けるテストデータ設定点Ｐで３ビットとなり、計５ビッ
ト必要となる。
【０００５】
【発明が解決しようとしている課題】上述のように、従
来のバウンダリスキャン回路では、基板６１の一部のＩ
Ｃ、例えばＩＣ３をテストする場合でも、すべてのＩＣ
をテストする場合と同一長のテストデータを必要として
いた。また、基板６１上のＩＣのすべてを経由する、或
いは経由するに等しいスキャンパス全体にテストデータ
を送出する必要があったため、テスト対象範囲が小さい
にもかかわらず、テスト時間を短縮できないという問題
もあった。
来のバウンダリスキャン回路では、基板６１の一部のＩ
Ｃ、例えばＩＣ３をテストする場合でも、すべてのＩＣ
をテストする場合と同一長のテストデータを必要として
いた。また、基板６１上のＩＣのすべてを経由する、或
いは経由するに等しいスキャンパス全体にテストデータ
を送出する必要があったため、テスト対象範囲が小さい
にもかかわらず、テスト時間を短縮できないという問題
もあった。
【０００６】そこで、本発明の課題は、テストデータ長
およびテストに要する時間を短縮することができるバウ
ンダリスキャン回路を提供することにある。
およびテストに要する時間を短縮することができるバウ
ンダリスキャン回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、バウンダリスキャン回路部を有する複数
の集積回路を一つの基板上に搭載し、各集積回路がスキ
ャンパスによりシリーズ接続されるバウンタリスキャン
回路において、初段の集積回路の入力端と最終段の集積
回路の出力端を除くすべての集積回路の入出力端が前記
スキャンパスを通じて集中的に接続され、一の集積回路
の出力側スキャンパスと他の集積回路の入力側スキャン
パスとを選択的に接続させる共通セレクタを前記基板上
に配設したことを特徴とする。
め、本発明は、バウンダリスキャン回路部を有する複数
の集積回路を一つの基板上に搭載し、各集積回路がスキ
ャンパスによりシリーズ接続されるバウンタリスキャン
回路において、初段の集積回路の入力端と最終段の集積
回路の出力端を除くすべての集積回路の入出力端が前記
スキャンパスを通じて集中的に接続され、一の集積回路
の出力側スキャンパスと他の集積回路の入力側スキャン
パスとを選択的に接続させる共通セレクタを前記基板上
に配設したことを特徴とする。
【０００８】本発明の他のバウンダリスキャン回路は、
前記共通セレクタと、所定のテストデータを前記初段の
集積回路に入力するとともに前記テストデータを前記最
終段の集積回路より取得するテストデータ入出力手段と
を前記基板上に配設したことを特徴とする。
前記共通セレクタと、所定のテストデータを前記初段の
集積回路に入力するとともに前記テストデータを前記最
終段の集積回路より取得するテストデータ入出力手段と
を前記基板上に配設したことを特徴とする。
【０００９】なお、前記共通セレクタは、例えば所定の
選択信号の入力を契機に当該選択信号が表す集積回路同
士の入出力端を内部パスの切り換えによって接続させる
ことを特徴とする。
選択信号の入力を契機に当該選択信号が表す集積回路同
士の入出力端を内部パスの切り換えによって接続させる
ことを特徴とする。
【００１０】本発明は、また、前記バウンタリスキャン
回路の前記基板上に設けられ、初段の集積回路の入力端
と最終段の集積回路の出力端を除くすべての集積回路の
入出力端を前記スキャンパスを通じて集中的に接続させ
る複数の端子を有し、所定の選択信号に基づいて、一の
集積回路の出力側スキャンパスと他の集積回路の入力側
スキャンパスとを選択的に接続させる共通セレクタを前
記基板上に配設したセレクタを提供する。
回路の前記基板上に設けられ、初段の集積回路の入力端
と最終段の集積回路の出力端を除くすべての集積回路の
入出力端を前記スキャンパスを通じて集中的に接続させ
る複数の端子を有し、所定の選択信号に基づいて、一の
集積回路の出力側スキャンパスと他の集積回路の入力側
スキャンパスとを選択的に接続させる共通セレクタを前
記基板上に配設したセレクタを提供する。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
バウンダリスキャン回路の実施形態を詳細に説明する。
図１は、本実施形態のバウンダリスキャン回路の構成図
である。このバウンダリスキャン回路１０は、基板１１
上の複数のＩＣ、例えばＩＣ１〜ＩＣ４間を１本のスキ
ャンパスで接続するとともに、スキャンパス上のテスト
データのパス切替を行うセレクタ５と、テスタを接続す
るためのエッジコネクタ１２とを備えて構成される。
バウンダリスキャン回路の実施形態を詳細に説明する。
図１は、本実施形態のバウンダリスキャン回路の構成図
である。このバウンダリスキャン回路１０は、基板１１
上の複数のＩＣ、例えばＩＣ１〜ＩＣ４間を１本のスキ
ャンパスで接続するとともに、スキャンパス上のテスト
データのパス切替を行うセレクタ５と、テスタを接続す
るためのエッジコネクタ１２とを備えて構成される。
【００１２】スキャンパスは、以下のように接続して形
成される。 ・エッジコネクタ１２のＡＴＤＩ端子とＩＣ１のＴＤＩ
１端子、 ・ＩＣ１のＴＤＯ１端子とセレクタ５のＩＮ１（入力）
端子、 ・ＩＣ２のＴＤＯ２端子とセレクタ５のＩＮ２（入力）
端子、 ・ＩＣ３のＴＤＯ３端子とセレクタ５のＩＮ３（入力）
端子、 ・セレクタ５のＯＵＴ１（出力）端子とＩＣ２のＴＤＩ
２端子、 ・セレクタ５のＯＵＴ２（出力）端子とＩＣ３のＴＤＩ
３端子、 ・セレクタ５のＯＵＴ３（出力）端子とＩＣ４のＴＤＩ
４端子、 ・ＩＣ４のＴＤＯ４端子とエッジコネクタ６のＡＴＤＯ
端子。
成される。 ・エッジコネクタ１２のＡＴＤＩ端子とＩＣ１のＴＤＩ
１端子、 ・ＩＣ１のＴＤＯ１端子とセレクタ５のＩＮ１（入力）
端子、 ・ＩＣ２のＴＤＯ２端子とセレクタ５のＩＮ２（入力）
端子、 ・ＩＣ３のＴＤＯ３端子とセレクタ５のＩＮ３（入力）
端子、 ・セレクタ５のＯＵＴ１（出力）端子とＩＣ２のＴＤＩ
２端子、 ・セレクタ５のＯＵＴ２（出力）端子とＩＣ３のＴＤＩ
３端子、 ・セレクタ５のＯＵＴ３（出力）端子とＩＣ４のＴＤＩ
４端子、 ・ＩＣ４のＴＤＯ４端子とエッジコネクタ６のＡＴＤＯ
端子。
【００１３】セレクタ５のセレクタ制御信号入力端子
（以下、ＣＯＮＴ１端子）には、エッジコネクタ１２の
セレクタ制御信号端子（以下、ＣＯＮＴ端子）を介して
テスタからのセレクタ制御信号が入力されるようになっ
ている。このセレクタ制御信号は、後述するように、セ
レクタ５の内部パスを選択的に切り換えるための制御信
号である。
（以下、ＣＯＮＴ１端子）には、エッジコネクタ１２の
セレクタ制御信号端子（以下、ＣＯＮＴ端子）を介して
テスタからのセレクタ制御信号が入力されるようになっ
ている。このセレクタ制御信号は、後述するように、セ
レクタ５の内部パスを選択的に切り換えるための制御信
号である。
【００１４】図２は、ＩＣ１〜ＩＣ４の詳細ブロック図
である。ここでは、各ＩＣ１〜ＩＣ４が共通構造を有す
るものとして、一つのＩＣについてのみ示してある。Ｉ
Ｃ１〜ＩＣ４は、それぞれバウンダリスキャン機能を実
現するためのＴＤＩ端子、ＴＤＯ端子、ＴＡＰ、６つの
ＢＳＣを有し、さらに、テスト対象となる内部論理回路
（そのＩＣでのロジックを実現する回路）及びデータ入
力端子（ＩＮ）端子，データ出力（ＯＵＴ）端子を有し
ている。
である。ここでは、各ＩＣ１〜ＩＣ４が共通構造を有す
るものとして、一つのＩＣについてのみ示してある。Ｉ
Ｃ１〜ＩＣ４は、それぞれバウンダリスキャン機能を実
現するためのＴＤＩ端子、ＴＤＯ端子、ＴＡＰ、６つの
ＢＳＣを有し、さらに、テスト対象となる内部論理回路
（そのＩＣでのロジックを実現する回路）及びデータ入
力端子（ＩＮ）端子，データ出力（ＯＵＴ）端子を有し
ている。
【００１５】各ＢＳＣは、内部論理回路部とＩＮ端子と
の間、内部論理回路部とＯＵＴ端子との間にそれぞれ接
続されている。破線は、ＩＣ内部のスキャンパスであ
る。ＴＤＩ端子から入力されたテストデータは、ＴＡＰ
（被テストＩＣでない場合）または各ＢＳＣ（被テスト
ＩＣの場合）を介してＴＤＯ端子へ導かれるようになっ
ている。
の間、内部論理回路部とＯＵＴ端子との間にそれぞれ接
続されている。破線は、ＩＣ内部のスキャンパスであ
る。ＴＤＩ端子から入力されたテストデータは、ＴＡＰ
（被テストＩＣでない場合）または各ＢＳＣ（被テスト
ＩＣの場合）を介してＴＤＯ端子へ導かれるようになっ
ている。
【００１６】次に、本実施形態のバウンダリスキャン回
路１０の動作を説明する。ここでは、図３に示すよう
に、ＩＣ３内のテストデータ設定点Ｐをテストする場合
の動作について説明する。まず、テスタからセレクタ５
にセレクタ制御信号を入力し、セレクタ５の内部パスを
「ＩＮ１端子→ＯＵＴ２端子」に設定する。次いで、テ
スタからエッジコネクタ１２のＡＴＤＩ端子にテストデ
ータを入力する。入力されたテストデータは、ＩＣ１の
ＴＡＰを経由してセレクタ５のＩＮ１端子に入力され、
さらにセレクタ５の内部パスを介してＯＵＴ２端子に導
かれる。従って、テストデータのビット長は、ＩＣ１の
ＴＡＰ１で１ビット、ＩＣ３のＢＳＣで３ビットを必要
とするだけなので、４ビットで足りることになる。
路１０の動作を説明する。ここでは、図３に示すよう
に、ＩＣ３内のテストデータ設定点Ｐをテストする場合
の動作について説明する。まず、テスタからセレクタ５
にセレクタ制御信号を入力し、セレクタ５の内部パスを
「ＩＮ１端子→ＯＵＴ２端子」に設定する。次いで、テ
スタからエッジコネクタ１２のＡＴＤＩ端子にテストデ
ータを入力する。入力されたテストデータは、ＩＣ１の
ＴＡＰを経由してセレクタ５のＩＮ１端子に入力され、
さらにセレクタ５の内部パスを介してＯＵＴ２端子に導
かれる。従って、テストデータのビット長は、ＩＣ１の
ＴＡＰ１で１ビット、ＩＣ３のＢＳＣで３ビットを必要
とするだけなので、４ビットで足りることになる。
【００１７】次に、本実施形態によるセレクタ５の具体
的な構成例を説明する。このセレクタ５は、基板１１上
の特定のＩＣをテストする前に、エッジコネクタのＣＯ
ＮＴ端子にセレクタ制御信号を入力し、テストデータを
目的のＩＣへ最短で出力できるように内部パスを切り替
える。このような機能を実現するための内部パスの構成
例を図４に示してある。図４の黒丸はセレクタ制御信号
によって選択可能なパターンを示している。つまり、Ｉ
Ｎ１端子はＯＵＴ１端子〜ＯＵＴ３端子のいずれか、Ｉ
Ｎ２端子はＯＵＴ２端子またはＯＵＴ３端子、ＩＮ３端
子はＯＵＴ３端子に接続できるようになっている。
的な構成例を説明する。このセレクタ５は、基板１１上
の特定のＩＣをテストする前に、エッジコネクタのＣＯ
ＮＴ端子にセレクタ制御信号を入力し、テストデータを
目的のＩＣへ最短で出力できるように内部パスを切り替
える。このような機能を実現するための内部パスの構成
例を図４に示してある。図４の黒丸はセレクタ制御信号
によって選択可能なパターンを示している。つまり、Ｉ
Ｎ１端子はＯＵＴ１端子〜ＯＵＴ３端子のいずれか、Ｉ
Ｎ２端子はＯＵＴ２端子またはＯＵＴ３端子、ＩＮ３端
子はＯＵＴ３端子に接続できるようになっている。
【００１８】このようなセレクタ５を用いて各ＩＣのテ
ストを行う場合の内部パスの切替パターンを図示したの
が図５である。図示の場合の内部パスの切換方式は、以
下の３通りある。 第１の切替パターン：ＩＮ１端子とＯＵＴ１端子とを接
続させるとともに（細い実線）、ＩＮ２端子をＯＵＴ２
端子（太い長破線）またはＯＵＴ３端子（短破線）に接
続させる。ＯＵＴ２端子に接続した場合は、ＩＮ３端子
とＯＵＴ３端子とを接続させる（細い長破線）。このよ
うな切替パターンでは、ＩＣ１に入力されたテストデー
タは、ＩＣ２、ＩＣ３を通じてＩＣ４に入力されるた
め、テストデータ設定点がどこにあってもテストデータ
長は同じ（最大）となる。
ストを行う場合の内部パスの切替パターンを図示したの
が図５である。図示の場合の内部パスの切換方式は、以
下の３通りある。 第１の切替パターン：ＩＮ１端子とＯＵＴ１端子とを接
続させるとともに（細い実線）、ＩＮ２端子をＯＵＴ２
端子（太い長破線）またはＯＵＴ３端子（短破線）に接
続させる。ＯＵＴ２端子に接続した場合は、ＩＮ３端子
とＯＵＴ３端子とを接続させる（細い長破線）。このよ
うな切替パターンでは、ＩＣ１に入力されたテストデー
タは、ＩＣ２、ＩＣ３を通じてＩＣ４に入力されるた
め、テストデータ設定点がどこにあってもテストデータ
長は同じ（最大）となる。
【００１９】第２の切替パターン：ＩＮ１端子とＯＵＴ
２端子とを接続させ（太い実線）、同時にＩＮ３端子と
ＯＵＴ３端子とを接続させる（細い長破線）。このよう
な切替パターンでは、ＩＣ１に入力されたテストデータ
は、ＩＣ３を通じてＩＣ４に入力される。従って、ＩＣ
２をバイパスできる分だけ、テストデータ長は短くな
る。この切替パターンは、テストデータ設定点がＩＣ３
内のＢＳＣである場合に最短のスキャンパスとなる。図
３を用いた前述のテスト動作は、このような切替パター
ンを選択したものである。
２端子とを接続させ（太い実線）、同時にＩＮ３端子と
ＯＵＴ３端子とを接続させる（細い長破線）。このよう
な切替パターンでは、ＩＣ１に入力されたテストデータ
は、ＩＣ３を通じてＩＣ４に入力される。従って、ＩＣ
２をバイパスできる分だけ、テストデータ長は短くな
る。この切替パターンは、テストデータ設定点がＩＣ３
内のＢＳＣである場合に最短のスキャンパスとなる。図
３を用いた前述のテスト動作は、このような切替パター
ンを選択したものである。
【００２０】第３の切替パターン：ＩＮ１端子とＯＵＴ
３端子のみを接続する（細い実線）。この切替パターン
は、テストデータ設定点がＩＣ４内のＢＳＣである場合
に最短のスキャンパスとなる。
３端子のみを接続する（細い実線）。この切替パターン
は、テストデータ設定点がＩＣ４内のＢＳＣである場合
に最短のスキャンパスとなる。
【００２１】このように、本実施形態のバウンダリスキ
ャン回路では、セレクタ５の内部パスを切り替えること
によって、テストデータを基板１１上の特定のＩＣをバ
イパスさせて目的のＩＣにスキャンパスに出力できるよ
うにしたので、テストデータ長を短くすることができ、
また、テスト対象範囲が小さい場合にはテスト時間を短
縮できるようになる。
ャン回路では、セレクタ５の内部パスを切り替えること
によって、テストデータを基板１１上の特定のＩＣをバ
イパスさせて目的のＩＣにスキャンパスに出力できるよ
うにしたので、テストデータ長を短くすることができ、
また、テスト対象範囲が小さい場合にはテスト時間を短
縮できるようになる。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、テストデータ長およびテストに要する時間を
短縮できるという、特有の効果がある。
によれば、テストデータ長およびテストに要する時間を
短縮できるという、特有の効果がある。
【図１】本発明のバウンダリスキャン回路の実施形態を
示した構成図である。
示した構成図である。
【図２】バウンダリスキャン回路部を有する集積回路の
詳細ブロック図である。
詳細ブロック図である。
【図３】本実施形態のバウンダリスキャン回路の動作説
明図であり、特に、スキャンパスに入力されたテストデ
ータを経由させる集積回路の接続先を切り替えるセレク
タの動作について説明するための図である。
明図であり、特に、スキャンパスに入力されたテストデ
ータを経由させる集積回路の接続先を切り替えるセレク
タの動作について説明するための図である。
【図４】本実施形態によるセレクタの内部パスの構成例
を示す説明図である。
を示す説明図である。
【図５】本実施形態によるセレクタの内部パスの切替動
作の具体例を示した図である。
作の具体例を示した図である。
【図６】従来のバウンダリスキャン回路の構成図であ
る。
る。
１０、６０ バウンダリスキャン回路 ５ セレクタ ６ エッジコネクタ １１ 基板 １２ エッジコネクタ
Claims (4)
- 【請求項１】 バウンダリスキャン回路部を有する複数
の集積回路を一つの基板上に搭載し、各集積回路がスキ
ャンパスによりシリーズ接続されるバウンタリスキャン
回路において、 初段の集積回路の入力端と最終段の集積回路の出力端を
除くすべての集積回路の入出力端が前記スキャンパスを
通じて集中的に接続され、一の集積回路の出力側スキャ
ンパスと他の集積回路の入力側スキャンパスとを選択的
に接続させる共通セレクタを前記基板上に配設したこと
を特徴とする、バウンダリスキャン回路。 - 【請求項２】 バウンダリスキャン回路部を有する複数
の集積回路を一つの基板上に搭載し、各集積回路がスキ
ャンパスによりシリーズ接続されるバウンタリスキャン
回路において、 初段の集積回路の入力端と最終段の集積回路の出力端を
除くすべての集積回路の入出力端が前記スキャンパスを
通じて集中的に接続され、一の集積回路の出力側スキャ
ンパスと他の集積回路の入力側スキャンパスとを選択的
に接続させる共通セレクタと、 所定のテストデータを前記初段の集積回路に入力すると
ともに前記テストデータを前記最終段の集積回路より取
得するテストデータ入出力手段とを前記基板上に配設し
たことを特徴とする、バウンダリスキャン回路。 - 【請求項３】 前記共通セレクタは、所定の選択信号の
入力を契機に当該選択信号が表す集積回路同士の入出力
端を内部パスの切り換えによって接続させるものである
ことを特徴とする、 請求項１または２記載のバウンダリスキャン回路。 - 【請求項４】 バウンダリスキャン回路部を有する複数
の集積回路を一つの基板上に搭載し、各集積回路がスキ
ャンパスによりシリーズ接続されるバウンタリスキャン
回路の前記基板上に設けられ、 初段の集積回路の入力端と最終段の集積回路の出力端を
除くすべての集積回路の入出力端を前記スキャンパスを
通じて集中的に接続させる複数の端子を有し、所定の選
択信号に基づいて、一の集積回路の出力側スキャンパス
と他の集積回路の入力側スキャンパスとを選択的に接続
させる共通セレクタを前記基板上に配設したことを特徴
とする、セレクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139763A JPH11326460A (ja) | 1998-05-21 | 1998-05-21 | バウンダリスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139763A JPH11326460A (ja) | 1998-05-21 | 1998-05-21 | バウンダリスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11326460A true JPH11326460A (ja) | 1999-11-26 |
Family
ID=15252833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139763A Pending JPH11326460A (ja) | 1998-05-21 | 1998-05-21 | バウンダリスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11326460A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520980A (ja) * | 2004-11-22 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 集積回路及びマルチｔａｐ集積回路を試験する方法 |
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
| US7447962B2 (en) | 2005-01-07 | 2008-11-04 | Oki Electric Industry Co., Ltd. | JTAG interface using existing I/O bus |
| JP2010271126A (ja) * | 2009-05-20 | 2010-12-02 | Mitsubishi Electric Corp | バウンダリスキャン回路 |
| JP2023539923A (ja) * | 2020-10-28 | 2023-09-20 | 深▲セン▼市紫光同創電子有限公司 | バウンダリースキャン試験方法 |
-
1998
- 1998-05-21 JP JP10139763A patent/JPH11326460A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
| JP2008520980A (ja) * | 2004-11-22 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 集積回路及びマルチｔａｐ集積回路を試験する方法 |
| US7447962B2 (en) | 2005-01-07 | 2008-11-04 | Oki Electric Industry Co., Ltd. | JTAG interface using existing I/O bus |
| JP2010271126A (ja) * | 2009-05-20 | 2010-12-02 | Mitsubishi Electric Corp | バウンダリスキャン回路 |
| JP2023539923A (ja) * | 2020-10-28 | 2023-09-20 | 深▲セン▼市紫光同創電子有限公司 | バウンダリースキャン試験方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040914 |