JPH07170153A

JPH07170153A - 信号処理装置

Info

Publication number: JPH07170153A
Application number: JP5312933A
Authority: JP
Inventors: Kazuki Ninomiya; 和貴二宮; Jiro Miyake; 二郎三宅; Tamotsu Nishiyama; 保西山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1995-07-04
Anticipated expiration: 2018-01-08
Also published as: JP3363974B2

Abstract

(57)【要約】【目的】ハードウェア量の小さい積和演算回路を提供
する。【構成】３タップの水平フィルタ動作を実現するよう
に、第１の係数保持回路１０４は係数ａ1 を、第２の係
数保持回路１０８は係数ａ2 、ａ3 を各々保持する。サ
イクルｔ１の入力データｄ1 に第１の乗算器１０３で係
数ａ1 を掛けた結果がセレクタ１２１及びラッチＢを経
てサイクルｔ３にラッチＡに格納されると、加算器１０
２により、次の入力データｄ2 に第２の乗算器１０７で
係数ａ2 を掛けた値がラッチＡの保持データａ1 ×ｄ1
に加算される。その加算結果がラッチＣ、セレクタ１２
１及びラッチＢを経てサイクルｔ６にラッチＡに格納さ
れると、加算器１０２により、更に次の入力データｄ3
に第２の乗算器１０７で係数ａ3 を掛けた値がラッチＡ
の保持データａ1 ×ｄ1 ＋ａ2 ×ｄ2 に加算される。サ
イクルｔ７には、出力ラッチ１１０からａ1 ×ｄ1 ＋ａ
2 ×ｄ2 ＋ａ3 ×ｄ3が出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＶ受像機などのため
の信号処理装置に関するものである。

【０００２】

【従来の技術】近年、画像処理のデジタル化により、ハ
イパスフィルタやロウパスフィルタなど従来アナログで
行なわれた処理のデジタル化が進んでいる。また、マル
チメディアなどに対応するため、動画などを扱う複数の
フィルタ演算が可能なハードウェアが要求されている。

【０００３】C.Joanblanq, et al.,"A 54-MHz CMOS Pro
grammable Video Signal Processorfor HDTV Applicati
ons",IEEE Journal of Solid-State Circuits,Vol.25,N
o.3,pp.730-734,June 1990 には、ＨＤＴＶのためのプ
ログラマブルなデジタル信号処理装置が示されている。
これは、フィルタ動作のための積和演算回路を１チップ
に収めたものである。この信号処理装置によれば、例え
ば３タップの水平フィルタ動作を実現するためには、係
数をａ1 、ａ2 、ａ3 とし、ｉ番目の入力データ（画素
データ）をｄi としたとき、３つの乗算器と３つの加算
器とによってａ1 ×ｄi ＋ａ2 ×ｄ(i+1) ＋ａ3 ×ｄ(i
+2) の演算が実行される。

【０００４】

【発明が解決しようとする課題】上記従来の信号処理装
置は、積和演算のためのハードウェア量が大きいという
問題点を有していた。とりわけ乗算器はハードウェア量
が大きく、１チップに多数の乗算器を搭載することは、
チップ面積及びトランジスタ数を増大させ、更に消費電
力を大きくすることとなる。

【０００５】本発明の目的は、積和演算のためのハード
ウェア量を削減することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、中間結果のデータを保持しながら１つの
乗算器と１つの加算器とを繰り返し使用することによ
り、積和演算の最終結果を得ることとしたものである。
乗算器の入力は、シフトレジスタのシフト動作又はセレ
クタの選択動作により切り替える。

【０００７】

【作用】例えば、ａ1 ×ｄi ＋ａ2 ×ｄ(i+1) ＋ａ3 ×
ｄ(i+2) の演算のためには、第１の乗算器で第１項ａ1
×ｄi の演算を実行し、その乗算結果に第２の乗算器で
得た第２項ａ2 ×ｄ(i+1) を加算し、その加算結果に再
度第２の乗算器で得た第３項ａ3 ×ｄ(i+2) を加算す
る。あるいは、０に第１項ａ1 ×ｄi を加算し、その加
算結果に第２項ａ2 ×ｄ(i+1) を加算し、その加算結果
に第３項ａ3 ×ｄ(i+2) を加算する。後者の場合には乗
算器数を１つに削減できる。

【０００８】

【実施例】以下、本発明の実施例に係る信号処理装置に
ついて、図面を参照しながら説明する。

【０００９】（実施例１）図１は、本発明の第１の実施
例に係る信号処理装置である画像処理のための３タップ
の水平フィルタ回路の構成を示すブロック図である。

【００１０】図１において、１０３は第１の乗算器、１
０７は第２の乗算器、１０２は加算器、１１０は出力ラ
ッチである。１０４は１つのラッチで構成された第１の
係数保持回路である。１０８は２つのラッチで構成され
た第２の係数保持回路であって、該２つのラッチは１つ
のシフトレジスタを構成するように互いに接続されてい
る。１０５は３つのラッチＡ，Ｂ，Ｃと１つのセレクタ
１２１とで構成されたデータ保持回路であって、ラッチ
ＡとラッチＢとは１つのシフトレジスタを構成するよう
に互いに接続されている。各構成要素には、同期をとる
ためのクロック信号（不図示）が入力されている。

【００１１】第１及び第２の乗算器１０３，１０７に
は、画素毎の入力データが並列に供給される。この入力
データは、２クロックサイクルに１回の割合で更新され
る。第１の乗算器１０３は、入力データと第１の係数保
持回路１０４の出力との乗算を実行する。第２の乗算器
１０７は、入力データと第２の係数保持回路１０８の出
力との乗算を実行する。第１の乗算器１０３の出力とラ
ッチＣの出力とがセレクタ１２１により交互に選択され
て、ラッチＢに格納される。加算器１０２は、ラッチＡ
の出力と第２の乗算器１０７の出力との加算を実行す
る。加算器１０２の出力は、ラッチＣに格納されるとと
もに、出力ラッチ１１０を介して２クロックサイクルに
１回の割合で外部へ出力される。ラッチＣは、加算器１
０２の出力を１クロックサイクルだけ遅延させてセレク
タ１２１へ与えるものである。

【００１２】以上の構成により３タップの水平フィルタ
動作を実現できることを示す。すなわち、図１の水平フ
ィルタ回路は、３つの係数をａ1 、ａ2 、ａ3 とし、ｉ
番目の入力データをｄi としたとき、ａ1 ×ｄi ＋ａ2
×ｄ(i+1) ＋ａ3 ×ｄ(i+2)の演算を実行する。第１の
係数保持回路１０４は係数ａ1 を保持し、第２の係数保
持回路１０８は係数ａ2 、ａ3 を保持する。

【００１３】図２は、図１の水平フィルタ回路の動作を
示すタイミング図である。

【００１４】サイクルｔ１では、入力データｄ1 が第１
及び第２の乗算器１０３，１０７に各々与えられる。こ
の時点で各ラッチに保持されている係数及びデータを図
１中に示す。すなわち、データ保持回路１０５の中のラ
ッチＡにはデータＸ1 が、ラッチＢにはデータＸ2 が各
々保持されているものとする。第１の係数保持回路１０
４は係数ａ1 を、第２の係数保持回路１０８は係数ａ2
を各々出力している。したがって、第１の乗算器１０３
はａ1 ×ｄ1 を、第２の乗算器１０７はａ2 ×ｄ1 を各
々出力する。加算器１０２は、第２の乗算器１０７の出
力とラッチＡの保持データとを加算して、Ｘ1 ＋ａ2 ×
ｄ1 を出力する。

【００１５】サイクルｔ２では、データ保持回路１０５
において、ラッチＢの保持データＸ2 がラッチＡにシフ
トされ、セレクタ１２１によって選択された第１の乗算
器１０３の出力ａ1 ×ｄ1 がラッチＢに格納され、加算
器１０２の出力Ｘ1 ＋ａ2 ×ｄ1 がラッチＣに格納され
る。また、第２の係数保持回路１０８の出力は、シフト
動作によりａ2 からａ3 に変更される。したがって、第
２の乗算器１０７はａ3 ×ｄ1 を、加算器１０２はＸ2
＋ａ3 ×ｄ1 を各々出力する。

【００１６】サイクルｔ３では、次の入力データｄ2 が
第１及び第２の乗算器１０３，１０７に各々与えられ
る。一方、データ保持回路１０５において、ラッチＢの
保持データａ1 ×ｄ1 がラッチＡにシフトされ、セレク
タ１２１によって選択されたラッチＣの保持データＸ1
＋ａ2 ×ｄ1 がラッチＢに格納され、加算器１０２の出
力Ｘ2 ＋ａ3 ×ｄ1 がラッチＣに格納される。第２の係
数保持回路１０８の出力は、シフト動作によりａ3 から
ａ2 に変更される。したがって、第１の乗算器１０３は
ａ1 ×ｄ2 を、第２の乗算器１０７はａ2 ×ｄ2 を、加
算器１０２はａ1×ｄ1 ＋ａ2 ×ｄ2 を各々出力する。

【００１７】サイクルｔ４では、データ保持回路１０５
において、ラッチＢの保持データＸ1 ＋ａ2 ×ｄ1 がラ
ッチＡにシフトされ、セレクタ１２１によって選択され
た第１の乗算器１０３の出力ａ1 ×ｄ2 がラッチＢに格
納され、加算器１０２の出力ａ1 ×ｄ1 ＋ａ2 ×ｄ2 が
ラッチＣに格納される。第２の係数保持回路１０８の出
力は、シフト動作によりａ2 からａ3 に変更される。し
たがって、第２の乗算器１０７はａ3 ×ｄ2 を、加算器
１０２はＸ1 ＋ａ2 ×ｄ1 ＋ａ3 ×ｄ2 を各々出力す
る。

【００１８】サイクルｔ５，ｔ６における動作は、各々
サイクルｔ３，ｔ４と同様である。すなわち、サイクル
ｔ４におけるラッチＣの保持データａ1 ×ｄ1 ＋ａ2 ×
ｄ2は、ラッチＢを経由して（サイクルｔ５）、サイク
ルｔ６においてラッチＡに達する。このデータａ1 ×ｄ
1 ＋ａ2 ×ｄ2 は次の入力データｄ3 に係数ａ3 を掛け
た値ａ3 ×ｄ3 と足し合わされる結果、サイクルｔ６に
おいて加算器１０２からａ1 ×ｄ1 ＋ａ2 ×ｄ2 ＋ａ3
×ｄ3 が出力される。

【００１９】サイクルｔ６における加算器１０２の出力
ａ1 ×ｄ1 ＋ａ2 ×ｄ2 ＋ａ3 ×ｄ3 は、３連続入力デ
ータｄ1 、ｄ2 、ｄ3 に関するフィルタ処理結果であっ
て、サイクルｔ７において出力ラッチ１１０から出力さ
れる。サイクルｔ６においてラッチＣに格納されるａ1
×ｄ2 ＋ａ2 ×ｄ3 は次の３連続入力データｄ2 、ｄ3
、ｄ4 に関するフィルタ処理の中間結果であり、サイ
クルｔ６においてラッチＢに格納されるａ1 ×ｄ3 は更
に次の３連続入力データｄ3 、ｄ4 、ｄ5 に関する中間
結果である。サイクルｔ７以降、２クロックサイクルに
１回の割合で出力ラッチ１１０からフィルタ処理結果が
順次出力されることとなる。

【００２０】以上のとおり、図１の水平フィルタ回路に
よれば、サイクルｔ（２×ｉ−１）の入力データｄi に
係数ａ1 を掛けた結果がラッチＢを経てサイクルｔ（２
×ｉ＋１）にラッチＡに格納されると、次の入力データ
ｄ(i+1) に係数ａ2 を掛けた値がラッチＡの保持データ
ａ1 ×ｄi に加算される。その加算結果がラッチＣ、ラ
ッチＢを経てサイクルｔ（２×ｉ＋４）にラッチＡに格
納されると、更に次の入力データｄ(i+2) に係数ａ3 を
掛けた値がラッチＡの保持データａ1 ×ｄi ＋ａ2 ×ｄ
(i+1) に加算され、サイクルｔ（２×ｉ＋５）にａ1 ×
ｄi ＋ａ2 ×ｄ(i+1) ＋ａ3 ×ｄ(i+2) が出力される。
このようにして、乗算器数を２つに削減した構成で３タ
ップの水平フィルタ動作を実現できる。

【００２１】なお、本実施例は、２つの乗算器を備えた
他のタップ数のフィルタ回路に容易に変更可能である。
第１の係数保持回路１０４を第２の係数保持回路１０８
と同様のシフトレジスタ構成にしてもよい。第１及び第
２の係数保持回路１０４、１０８の各々は、双方向のシ
フト動作が可能なシフトレジスタで構成することもでき
る。

【００２２】（実施例２）図３は、本発明の第２の実施
例に係る信号処理装置である画像処理のための水平フィ
ルタ回路の構成を示すブロック図である。

【００２３】図３において、１０３は第１の乗算器、１
０７は第２の乗算器、１０２は加算器、１１０は出力ラ
ッチである。１０４は、複数のラッチ１３１と１つのセ
レクタ１３２とで構成された第１の係数保持回路であ
る。１０８は、複数のラッチ１４１と１つのセレクタ１
４２とで構成された第２の係数保持回路である。１０５
は、複数のラッチ１５１と第１〜第３のセレクタ１５２
〜１５４とで構成されたデータ保持回路である。

【００２４】第１及び第２の乗算器１０３，１０７に
は、画素毎の入力データが並列に入力される。第１の係
数保持回路１０４は、複数のラッチ１３１の各々に保持
されている係数の中からセレクタ１３２によって選択し
た１つの係数を出力する。第２の係数保持回路１０８
は、複数のラッチ１４１の各々に保持されている係数の
中からセレクタ１４２によって選択した１つの係数を出
力する。第１の乗算器１０３は、入力データと第１の係
数保持回路１０４の出力との乗算を実行する。第２の乗
算器１０７は、入力データと第２の係数保持回路１０８
の出力との乗算を実行する。データ保持回路１０５で
は、第１の乗算器１０３の出力と加算器１０２の出力と
のうちのいずれか一方が第１のセレクタ１５２により選
択されて、複数のラッチ１５１のうち第２のセレクタ１
５３で選択されたラッチに格納される。データ保持回路
１０５の中の複数のラッチ１５１のうちいずれのラッチ
の保持データを出力するかは、第３のセレクタ１５４に
より決定される。加算器１０２は、データ保持回路１０
５の出力と第２の乗算器１０７の出力との加算を実行す
る。加算器１０２の出力は、データ保持回路１０５にフ
ィードバックされるとともに、出力ラッチ１１０を介し
て外部へ出力される。

【００２５】図１の場合と同様の３タップの水平フィル
タ動作を実現するには、例えば、第１の係数保持回路１
０４は係数ａ1 を保持し、第２の係数保持回路１０８は
係数ａ2 、ａ3 を保持する。この場合、係数シフト動作
の代わりに第２の係数保持回路１０８の中のセレクタ１
４２を切り替える。また、データシフト動作の代わりに
データ保持回路１０５の中の第２及び第３のセレクタ１
５３，１５４を切り替える。

【００２６】本実施例によれば、図１の場合と同様に、
乗算器数を２つに削減した構成で３タップの水平フィル
タ動作を実現できる。しかも、第１及び第２の係数保持
回路１０４，１０８の各々の中の複数のラッチ１３１，
１４１を活用すれば、他のタップ数のフィルタ動作をも
容易に実現できる。また、同じ係数を異なるラッチに保
持しておく必要がなく、係数の重複保持を避けることが
できる。例えば、(1,2,3,4,3,2,1) のような対称型係数
の場合には、(1,2,3,4) の係数分だけのラッチを備えて
おればよい。

【００２７】（実施例３）図４は、本発明の第３の実施
例に係る信号処理装置である画像処理のための３タップ
の水平フィルタ回路の構成を示すブロック図である。第
１の実施例が２つの乗算器を必要としたのに対し、本実
施例は乗算器数を１つに削減したものである。

【００２８】図４において、１０７は乗算器、１０２は
加算器、１１０は出力ラッチである。１０８は３つのラ
ッチで構成された係数保持回路であって、該３つのラッ
チは１つのシフトレジスタを構成するように互いに接続
されている。１０５は３つのラッチＡ，Ｂ，Ｃで構成さ
れたデータ保持回路であって、該３つのラッチＡ，Ｂ，
Ｃも１つのシフトレジスタを構成するように互いに接続
されている。１１１は、データ保持回路１０５の中のラ
ッチＡのリセットとラッチＡ，Ｂ，Ｃのシフト動作とを
制御するための書き込み制御回路である。各構成要素に
は、同期をとるためのクロック信号（不図示）が入力さ
れている。

【００２９】乗算器１０７には画素毎の入力データが供
給される。この入力データは、３クロックサイクルに１
回の割合で更新される。乗算器１０７は、入力データと
係数保持回路１０８の出力との乗算を実行する。書き込
み制御回路１１１は、入力データが更新される都度、デ
ータ保持回路１０５の中のラッチＡに０を書き込む。す
なわち、ラッチＡの保持データは、入力データの更新の
都度０にリセットされる。加算器１０２は、ラッチＡの
出力と乗算器１０７の出力との加算を実行する。加算器
１０２の出力は、ラッチＣに格納されるとともに、出力
ラッチ１１０を介して３クロックサイクルに１回の割合
で外部へ出力される。

【００３０】以上の構成により第１の実施例の場合と同
様の３タップの水平フィルタ動作を実現できることを示
す。すなわち、図４の水平フィルタ回路も、３つの係数
をａ1 、ａ2 、ａ3 とし、ｉ番目の入力データをｄi と
したとき、ａ1 ×ｄi ＋ａ2×ｄ(i+1) ＋ａ3 ×ｄ(i+2)
の演算を実行する。係数保持回路１０８は係数ａ1、ａ
2 、ａ3 を保持する。

【００３１】図５は、図４の水平フィルタ回路の動作を
示すタイミング図である。

【００３２】サイクルｔ１では、入力にデータｄ1 が乗
算器１０７に与えられる。この時点で各ラッチに保持さ
れている係数及びデータを図４中に示す。すなわち、デ
ータ保持回路１０５の中のラッチＡの保持データは、書
き込み制御回路１１１によって０にリセットされる。ラ
ッチＢにはデータＸ1 が、ラッチＣにはデータＸ2 が各
々保持されているものとする。係数保持回路１０８は係
数ａ1 を出力している。したがって、乗算器１０７はａ
1 ×ｄ1 を出力する。加算器１０２は、乗算器１０７の
出力とラッチＡの保持データすなわち０とを加算して、
ａ1 ×ｄ1 を出力する。

【００３３】サイクルｔ２では、データ保持回路１０５
において、ラッチＢの保持データＸ1 がラッチＡにシフ
トされ、ラッチＣの保持データＸ2 がラッチＢにシフト
され、加算器１０２の出力ａ1 ×ｄ1 がラッチＣに格納
される。係数保持回路１０８の出力は、シフト動作によ
りａ1 からａ2 に変更される。したがって、乗算器１０
７はａ2 ×ｄ1 を、加算器１０２はＸ1 ＋ａ2 ×ｄ1 を
各々出力する。

【００３４】サイクルｔ３では、ラッチＢの保持データ
Ｘ2 がラッチＡにシフトされ、ラッチＣの保持データａ
1 ×ｄ1 がラッチＢにシフトされ、加算器１０２の出力
Ｘ1＋ａ2 ×ｄ1 がラッチＣに格納される。係数保持回
路１０８の出力は、シフト動作によりａ2 からａ3 に変
更される。したがって、乗算器１０７はａ3 ×ｄ1 を、
加算器１０２はＸ2 ＋ａ3 ×ｄ1 を各々出力する。

【００３５】サイクルｔ４では、次の入力データｄ2 が
乗算器１０７に与えられ、ラッチＡの保持データが再び
０にリセットされる。このとき、データ保持回路１０５
のシフト動作は実行されず、ラッチＢはａ1 ×ｄ1 を、
ラッチＣはＸ1 ＋ａ2 ×ｄ1を各々保持する。一方、係
数保持回路１０８の出力は、シフト動作によりａ3 から
ａ1 に変更される。したがって、乗算器１０７はａ1 ×
ｄ2 を出力する。加算器１０２は、乗算器１０７の出力
とラッチＡの保持データすなわち０とを加算して、ａ1
×ｄ2 を出力する。

【００３６】サイクルｔ５では、データ保持回路１０５
において、ラッチＢの保持データａ1 ×ｄ1 がラッチＡ
にシフトされ、ラッチＣの保持データＸ1 ＋ａ2 ×ｄ1
がラッチＢにシフトされ、加算器１０２の出力ａ1 ×ｄ
2 がラッチＣに格納される。係数保持回路１０８の出力
は、シフト動作によりａ1 からａ2 に変更される。した
がって、乗算器１０７はａ2 ×ｄ2 を、加算器１０２は
ａ1 ×ｄ1 ＋ａ2 ×ｄ2 を各々出力する。

【００３７】サイクルｔ６では、ラッチＢの保持データ
Ｘ1 ＋ａ2 ×ｄ1 がラッチＡにシフトされ、ラッチＣの
保持データａ1 ×ｄ2 がラッチＢにシフトされ、加算器
１０２の出力ａ1 ×ｄ1 ＋ａ2 ×ｄ2 がラッチＣに格納
される。係数保持回路１０８の出力は、シフト動作によ
りａ2 からａ3 に変更される。したがって、乗算器１０
７はａ3 ×ｄ2 を、加算器１０２はＸ1 ＋ａ2 ×ｄ1 ＋
ａ3 ×ｄ2 を各々出力する。

【００３８】サイクルｔ７，ｔ８，ｔ９における動作
は、各々サイクルｔ４，ｔ５，ｔ６と同様である。すな
わち、サイクルｔ６におけるラッチＣの保持データａ1
×ｄ1＋ａ2 ×ｄ2 は、ラッチＢを経由して（サイクル
ｔ８）、サイクルｔ９においてラッチＡに達する。この
データａ1 ×ｄ1 ＋ａ2 ×ｄ2 は次の入力データｄ3 に
係数ａ3 を掛けた値ａ3 ×ｄ3 と足し合わされる結果、
サイクルｔ９において加算器１０２からａ1 ×ｄ1 ＋ａ
2 ×ｄ2 ＋ａ3 ×ｄ3 が出力される。

【００３９】サイクルｔ９における加算器１０２の出力
ａ1 ×ｄ1 ＋ａ2 ×ｄ2 ＋ａ3 ×ｄ3 は、３連続入力デ
ータｄ1 、ｄ2 、ｄ3 に関するフィルタ処理結果であっ
て、サイクルｔ１０において出力ラッチ１１０から出力
される。サイクルｔ９においてラッチＣに格納されるａ
1 ×ｄ2 ＋ａ2 ×ｄ3 は次の３連続入力データｄ2 、ｄ
3 、ｄ4 に関するフィルタ処理の中間結果であり、サイ
クルｔ９においてラッチＢに格納されるａ1 ×ｄ3 は更
に次の３連続入力データｄ3 、ｄ4 、ｄ5 に関する中間
結果である。サイクルｔ１０以降、３クロックサイクル
に１回の割合で出力ラッチ１１０からフィルタ処理結果
が順次出力されることとなる。

【００４０】以上のとおり、図４の水平フィルタ回路に
よれば、サイクルｔ（３×ｉ−２）の入力データｄi に
係数ａ1 を掛けた結果がラッチＣ、ラッチＢを経てサイ
クルｔ（３×ｉ＋２）にラッチＡに格納されると、次の
入力データｄ(i+1) に係数ａ2 を掛けた値がラッチＡの
保持データａ1 ×ｄi に加算される。その加算結果がラ
ッチＣ、ラッチＢを経てサイクルｔ（３×ｉ＋６）にラ
ッチＡに格納されると、更に次の入力データｄ(i+2) に
係数ａ3 を掛けた値がラッチＡの保持データａ1 ×ｄi
＋ａ2 ×ｄ(i+1) に加算され、サイクルｔ（３×ｉ＋
７）にａ1 ×ｄi＋ａ2 ×ｄ(i+1) ＋ａ3 ×ｄ(i+2) が
出力される。このようにして、乗算器数を１つに削減し
た構成で３タップの水平フィルタ動作を実現できる。

【００４１】なお、本実施例は、１つの乗算器を備えた
他のタップ数のフィルタ回路に容易に変更可能である。
係数保持回路１０８は、双方向のシフト動作が可能なシ
フトレジスタで構成することもできる。

【００４２】（実施例４）図６は、本発明の第４の実施
例に係る信号処理装置である画像処理のための水平フィ
ルタ回路の構成を示すブロック図である。

【００４３】図６において、１０７は乗算器、１０２は
加算器、１１０は出力ラッチである。１０８は、複数の
ラッチ１６１と１つのセレクタ１６２とで構成された係
数保持回路である。１０５は、複数のラッチ１７１と１
つのセレクタ１７２とで構成されたデータ保持回路であ
る。１１１は、データ保持回路１０５の中の各ラッチ１
７１へのデータの書き込みを制御するための書き込み制
御回路である。

【００４４】乗算器１０７には画素毎の入力データが供
給される。係数保持回路１０８は、複数のラッチ１６１
の各々に保持されている係数の中からセレクタ１６２に
よって選択した１つの係数を出力する。乗算器１０７
は、入力データと係数保持回路１０８の出力との乗算を
実行する。データ保持回路１０５では、加算器１０２の
出力と保持データをリセットするためのデータ０とのう
ちのいずれか一方が書き込み制御回路１１１により選択
されて、複数のラッチ１７１のうち書き込み制御回路１
１１で選択されたラッチに格納される。データ保持回路
１０５の中の複数のラッチ１７１のうちいずれのラッチ
の保持データを出力するかは、セレクタ１７２により決
定される。加算器１０２は、データ保持回路１０５の出
力と乗算器１０７の出力との加算を実行する。加算器１
０２の出力は、データ保持回路１０５にフィードバック
されるとともに、出力ラッチ１１０を介して外部へ出力
される。

【００４５】図４の場合と同様の３タップの水平フィル
タ動作を実現するには、係数保持回路１０８は係数ａ1
、ａ2 、ａ3 を保持する。この場合、係数シフト動作
の代わりに係数保持回路１０８の中のセレクタ１６２を
切り替える。また、データシフト動作の代わりにデータ
保持回路１０５の中のセレクタ１７２を切り替える。

【００４６】本実施例によれば、図４の場合と同様に、
乗算器数を１つに削減した構成で３タップの水平フィル
タ動作を実現できる。しかも、係数保持回路１０８の中
の複数のラッチ１６１を活用すれば、他のタップ数のフ
ィルタ動作をも容易に実現できる。また、係数の重複保
持を避けることができる。

【００４７】以上の各実施例によれば、従来は３タップ
の水平フィルタ回路の構成に３つの乗算器を必要とした
のに対し、乗算器数を２つあるいは１つに削減できる。
第１及び第２の実施例は、第３及び第４の実施例に比べ
て高速性の点に特徴がある。また、第３及び第４の実施
例は、第１及び第２の実施例に比べてハードウェア量が
小さい点に特徴がある。

【００４８】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、中間結果のデータを保持しながら１つの乗算器と１
つの加算器とを繰り返し使用する構成を採用したので、
積和演算のためのハードウェア量を削減できる。とりわ
け乗算器数の削減によりチップ面積を小さくし、消費電
力を減らすことが可能となり、その効果は絶大なるもの
がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る信号処理装置の構
成を示すブロック図である。

【図２】図１の信号処理装置の動作を示すタイミング図
である。

【図３】本発明の第２の実施例に係る信号処理装置の構
成を示すブロック図である。

【図４】本発明の第３の実施例に係る信号処理装置の構
成を示すブロック図である。

【図５】図４の信号処理装置の動作を示すタイミング図
である。

【図６】本発明の第４の実施例に係る信号処理装置の構
成を示すブロック図である。

【符号の説明】

１０２加算器１０３第１の乗算器１０４第１の係数保持回路１０５データ保持回路１０７（第２の）乗算器１０８（第２の）係数保持回路１１０出力ラッチ１１１書き込み制御回路１２１，１５２セレクタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 17/10 Ｈ０４Ｎ 5/14 Ｚ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの係数を保持するための
第１の係数保持手段と、入力データと前記第１の係数保持手段の出力との乗算を
実行するための第１の乗算手段と、複数の係数を保持するための第２の係数保持手段と、入力データと前記第２の係数保持手段の出力との乗算を
実行するための第２の乗算手段と、複数のデータを保持するためのデータ保持手段と、前記第２の乗算手段の出力と前記データ保持手段の出力
との加算を実行するための加算手段とを備えた信号処理
装置であって、前記第１の乗算手段の出力と前記加算手段の出力とを前
記データ保持手段に保持させるようにしたことを特徴と
する信号処理装置。
【請求項２】請求項１記載の信号処理装置において、前記データ保持手段は、複数のデータを保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの特定のラッチ手段に前記
第１の乗算手段の出力と前記加算手段の出力とを選択的
に保持させるための選択手段とを備えたことを特徴とす
る信号処理装置。
【請求項３】請求項１記載の信号処理装置において、前記第１の係数保持手段は、複数の係数を保持するため
のシフトレジスタを備えたことを特徴とする信号処理装
置。
【請求項４】請求項３記載の信号処理装置において、前記シフトレジスタは、双方向のシフト動作が可能であ
ることを特徴とする信号処理装置。
【請求項５】請求項１記載の信号処理装置において、前記第１の係数保持手段は、複数の係数を保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの１つを選択的にアクセス
するための選択手段とを備えたことを特徴とする信号処
理装置。
【請求項６】請求項１記載の信号処理装置において、前記第２の係数保持手段は、複数の係数を保持するため
のシフトレジスタを備えたことを特徴とする信号処理装
置。
【請求項７】請求項６記載の信号処理装置において、前記シフトレジスタは、双方向のシフト動作が可能であ
ることを特徴とする信号処理装置。
【請求項８】請求項１記載の信号処理装置において、前記第２の係数保持手段は、複数の係数を保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの１つを選択的にアクセス
するための選択手段とを備えたことを特徴とする信号処
理装置。
【請求項９】請求項１記載の信号処理装置において、前記データ保持手段は、複数のデータを保持するための
シフトレジスタを備えたことを特徴とする信号処理装
置。
【請求項１０】請求項１記載の信号処理装置におい
て、前記データ保持手段は、複数のデータを保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの１つを選択的にアクセス
するための選択手段とを備えたことを特徴とする信号処
理装置。
【請求項１１】複数の係数を保持するための係数保持
手段と、入力データと前記係数保持手段の出力との乗算を実行す
るための乗算手段と、複数のデータを保持するためのデータ保持手段と、前記乗算手段の出力と前記データ保持手段の出力との加
算を実行するための加算手段とを備えた信号処理装置で
あって、前記データ保持手段の出力をリセットした後、前記加算
手段の出力を前記データ保持手段に保持させるようにし
たことを特徴とする信号処理装置。
【請求項１２】請求項１１記載の信号処理装置におい
て、前記係数保持手段は、複数の係数を保持するためのシフ
トレジスタを備えたことを特徴とする信号処理装置。
【請求項１３】請求項１２記載の信号処理装置におい
て、前記シフトレジスタは、双方向のシフト動作が可能であ
ることを特徴とする信号処理装置。
【請求項１４】請求項１１記載の信号処理装置におい
て、前記係数保持手段は、複数の係数を保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの１つを選択的にアクセス
するための選択手段とを備えたことを特徴とする信号処
理装置。
【請求項１５】請求項１１記載の信号処理装置におい
て、前記データ保持手段は、複数のデータを保持するための
シフトレジスタを備えたことを特徴とする信号処理装
置。
【請求項１６】請求項１１記載の信号処理装置におい
て、前記データ保持手段は、複数のデータを保持するための複数のラッチ手段と、前記複数のラッチ手段のうちの１つを選択的にアクセス
するための選択手段とを備えたことを特徴とする信号処
理装置。