JPH07175540A - 電圧変動抑制装置のδｖ制御方式 - Google Patents
電圧変動抑制装置のδｖ制御方式Info
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- JPH07175540A JPH07175540A JP5344013A JP34401393A JPH07175540A JP H07175540 A JPH07175540 A JP H07175540A JP 5344013 A JP5344013 A JP 5344013A JP 34401393 A JP34401393 A JP 34401393A JP H07175540 A JPH07175540 A JP H07175540A
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- 238000012937 correction Methods 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E40/10—Flexible AC transmission systems [FACTS]
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- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【目的】 系統母線にアーク炉等が負荷される場合に生
じるフリッカを電圧変動（ΔＶ）としてとらえ、このΔ
Ｖ検出信号にてＳＶＣをフィードバック制御し、フリッ
カを抑制する方式において、負荷変動周波数による制御
誤差を調節計の後段に位相補償回路を具備することによ
り相殺する。 【構成】 ＰＴを介して取り出された母線電圧信号Vin
をＬＰＦ14にて作ったリファレンス信号Vrefと比べてＰ
Ｉ調節計13に入力し、前記出力信号ΔV'をＨＰＦ15とＬ
ＰＦ16に入力し、前記ＨＰＦ15とＬＰＦ16の出力信号を
加算してファンクション回路９に入力する。
じるフリッカを電圧変動（ΔＶ）としてとらえ、このΔ
Ｖ検出信号にてＳＶＣをフィードバック制御し、フリッ
カを抑制する方式において、負荷変動周波数による制御
誤差を調節計の後段に位相補償回路を具備することによ
り相殺する。 【構成】 ＰＴを介して取り出された母線電圧信号Vin
をＬＰＦ14にて作ったリファレンス信号Vrefと比べてＰ
Ｉ調節計13に入力し、前記出力信号ΔV'をＨＰＦ15とＬ
ＰＦ16に入力し、前記ＨＰＦ15とＬＰＦ16の出力信号を
加算してファンクション回路９に入力する。
Description
【０００１】
【産業上の利用分野】本発明はアーク等のように急峻な
無効電力変動によるフリッカ（ΔＱ）を電圧変動分（Δ
Ｖ）としてとらえ、このΔＶ検出信号にて、ＳＶＣ（無
効電力補償装置）をフィードバック制御するときのＳＶ
Ｃ制御信号の位相改善に関するものである。
無効電力変動によるフリッカ（ΔＱ）を電圧変動分（Δ
Ｖ）としてとらえ、このΔＶ検出信号にて、ＳＶＣ（無
効電力補償装置）をフィードバック制御するときのＳＶ
Ｃ制御信号の位相改善に関するものである。
【０００２】
【従来の技術の問題点】母線におけるフリッカレベルの
電圧変動（ΔＶ）、すなわち微小電圧変動をＳＶＣで補
償するためには、高速応答制御が不可欠である。これを
電圧フィードバック制御で行う為には制御系に一次遅れ
要素が必要となる他に、系統電圧を制御信号（ＤＣ）に
変換するときの検出信号位相遅れ（遅延時間）が制御系
に加算されて、これが位相制御誤差となり、本方式での
ΔＶの改善効果は期待できなかった。図２は、従来のＳ
ＶＣによる電圧変動抑制装置の一例を示す。変電所につ
ながる系統母線L1にアーク炉１が負荷され、前記系統母
線と同位に需要家構内において変電所が設置され、これ
に構内母線L2が設置されるものとする。この構内母線L2
に負荷２が接続され、構内母線L2の電圧変動を抑制する
ため、構内母線L2にリアクトルXTCRと逆並列接続のサイ
リスタを直列に接続したＴＣＲとフィルタ用コンデンサ
によりＳＶＣが構成される。この方式で、母線電圧検出
回路は構内母線のＰＴ二次側に乗算器３、ローバスフィ
ルタ４、開平器５を順に接続し、図３に示すように、乗
算器３において構内母線電圧をVL、これに相当する二次
側電圧信号をV1とし、これを正弦波とすると、瞬時電圧
は√２・V1・cos ωｔであって、乗算器３の出力信号
は、 (√２V1cos ωｔ)2＝V1 2(cos2ωｔ＋１) ＝V1 2 ＋V1 2 ・cos2ωｔ…（１） となる。ここで（１）式の第１項は直流分、第２項は２
倍周波交流分を示す。このような乗算器（３）の出力を
しゃ断周波数が２ωｔのバンドリジェクトフィルタ（Ｂ
ＲＦ）４に通し、直流分V1 2 を出力側に取り出し、これ
を開平器５を通してVin を得る。Vin は母線電圧VLの実
効値検出信号である。開平器５の出力信号Vin を一方は
そのまま加算器６に入力させ、他方はＬＰＦ７を通して
加算器６に入力させるとその出力信号ΔＶは、 ΔＶ＝Vin ＋Vref…（２） となる。このΔＶを調節計８に入力して、その出力をΔ
V'として、ファンクション回路９に入力し、ＴＣＲによ
りΔV'を打消すべきＴＣＲ通電電流の大きさに対応する
電流信号を求め、パルス発生器11においてＰＬＬ回路10
よりの電源同期位相信号と前記電流信号によりサイリス
タの点弧位相を決定して点弧位相パスルを発生する。こ
の結果構内母線における電圧変動を抑制する。なお、Δ
V'＝ΔＶ・G3（Ｓ）である。なおG3（Ｓ）は調節計８の
伝達函数である。
電圧変動（ΔＶ）、すなわち微小電圧変動をＳＶＣで補
償するためには、高速応答制御が不可欠である。これを
電圧フィードバック制御で行う為には制御系に一次遅れ
要素が必要となる他に、系統電圧を制御信号（ＤＣ）に
変換するときの検出信号位相遅れ（遅延時間）が制御系
に加算されて、これが位相制御誤差となり、本方式での
ΔＶの改善効果は期待できなかった。図２は、従来のＳ
ＶＣによる電圧変動抑制装置の一例を示す。変電所につ
ながる系統母線L1にアーク炉１が負荷され、前記系統母
線と同位に需要家構内において変電所が設置され、これ
に構内母線L2が設置されるものとする。この構内母線L2
に負荷２が接続され、構内母線L2の電圧変動を抑制する
ため、構内母線L2にリアクトルXTCRと逆並列接続のサイ
リスタを直列に接続したＴＣＲとフィルタ用コンデンサ
によりＳＶＣが構成される。この方式で、母線電圧検出
回路は構内母線のＰＴ二次側に乗算器３、ローバスフィ
ルタ４、開平器５を順に接続し、図３に示すように、乗
算器３において構内母線電圧をVL、これに相当する二次
側電圧信号をV1とし、これを正弦波とすると、瞬時電圧
は√２・V1・cos ωｔであって、乗算器３の出力信号
は、 (√２V1cos ωｔ)2＝V1 2(cos2ωｔ＋１) ＝V1 2 ＋V1 2 ・cos2ωｔ…（１） となる。ここで（１）式の第１項は直流分、第２項は２
倍周波交流分を示す。このような乗算器（３）の出力を
しゃ断周波数が２ωｔのバンドリジェクトフィルタ（Ｂ
ＲＦ）４に通し、直流分V1 2 を出力側に取り出し、これ
を開平器５を通してVin を得る。Vin は母線電圧VLの実
効値検出信号である。開平器５の出力信号Vin を一方は
そのまま加算器６に入力させ、他方はＬＰＦ７を通して
加算器６に入力させるとその出力信号ΔＶは、 ΔＶ＝Vin ＋Vref…（２） となる。このΔＶを調節計８に入力して、その出力をΔ
V'として、ファンクション回路９に入力し、ＴＣＲによ
りΔV'を打消すべきＴＣＲ通電電流の大きさに対応する
電流信号を求め、パルス発生器11においてＰＬＬ回路10
よりの電源同期位相信号と前記電流信号によりサイリス
タの点弧位相を決定して点弧位相パスルを発生する。こ
の結果構内母線における電圧変動を抑制する。なお、Δ
V'＝ΔＶ・G3（Ｓ）である。なおG3（Ｓ）は調節計８の
伝達函数である。
【０００３】
【発明が解決しようとする課題】上記構成は基本的には
ＳＶＣを利用した構内母線電圧のフィードバック制御で
あり、母線電圧を安定に制御するためには、ＳＶＣ制御
系に一次遅れ回路が必要となる他に、高速制御になる
程、母線電圧（交流）を直流制御信号に変換する為の検
出時間遅れが無視出来なくなる。そこでこの直流信号を
高速に得る方法として、母線電圧を乗算器で２乗したも
のをＢＲＦを通して、直流信号を検出する。一方アーク
炉のような変動負荷では、１Hz〜数10Hzの変動周波数成
分（Δｆ）が母線電圧変動（ΔＶ10）を誘発することが
知られており、ΔｆによるΔＶ成分を時間遅れ（位相遅
れ）なく制御することがフリッカ改善率の向上に寄与す
る。ところが前述のΔＶ検出系及びΔＶ制御系はΔｆの
周波数帯では一種のローバスフィルタ（ＬＰＦ）がカス
ケードに接続される構成となり、実際にサイリスタを制
御する周波数（商用周波数）から見ると、このΔＶ制御
信号はΔｆにより、位相遅れを生じ、これがＳＶＣ制御
信号誤差となり、前述フリッカ改善効果は期待出来なか
った。
ＳＶＣを利用した構内母線電圧のフィードバック制御で
あり、母線電圧を安定に制御するためには、ＳＶＣ制御
系に一次遅れ回路が必要となる他に、高速制御になる
程、母線電圧（交流）を直流制御信号に変換する為の検
出時間遅れが無視出来なくなる。そこでこの直流信号を
高速に得る方法として、母線電圧を乗算器で２乗したも
のをＢＲＦを通して、直流信号を検出する。一方アーク
炉のような変動負荷では、１Hz〜数10Hzの変動周波数成
分（Δｆ）が母線電圧変動（ΔＶ10）を誘発することが
知られており、ΔｆによるΔＶ成分を時間遅れ（位相遅
れ）なく制御することがフリッカ改善率の向上に寄与す
る。ところが前述のΔＶ検出系及びΔＶ制御系はΔｆの
周波数帯では一種のローバスフィルタ（ＬＰＦ）がカス
ケードに接続される構成となり、実際にサイリスタを制
御する周波数（商用周波数）から見ると、このΔＶ制御
信号はΔｆにより、位相遅れを生じ、これがＳＶＣ制御
信号誤差となり、前述フリッカ改善効果は期待出来なか
った。
【０００４】
【課題を解決するための手段】本発明は、ΔＶの検出信
号にてＳＶＣをフィードバック制御（ＡＶＲ制御）する
とき、フリッカレベルのΔＶを高速に検出し、後段の調
節計（ＰＩ制御系）で高速制御する際、前記Δｆの制御
系の位相遅れに対し特にアーク炉の変動周波数時の位相
遅れ要素を零とするように調節計の後段に位相補償回路
を設け、ＳＶＣをΔＶ制御することを特徴とするもので
ある。
号にてＳＶＣをフィードバック制御（ＡＶＲ制御）する
とき、フリッカレベルのΔＶを高速に検出し、後段の調
節計（ＰＩ制御系）で高速制御する際、前記Δｆの制御
系の位相遅れに対し特にアーク炉の変動周波数時の位相
遅れ要素を零とするように調節計の後段に位相補償回路
を設け、ＳＶＣをΔＶ制御することを特徴とするもので
ある。
【０００５】
【実施例】以下図１、図２、図３、図４により本発明を
説明する。図１は本発明の電圧変動抑制装置のΔＶ制御
方式の実施例であり、図２と同一部分は同一符号で示し
ている。変電所につながる系統母線にアーク炉１が負荷
され、これと同一母線上において需要家構内変電Trが設
置され、これに負荷２が接続されるものとする。フリッ
カレベルのΔＶをＳＶＣで補償するＴＣＲ、ＦＣが構内
母線L2に接続され、前記母線L2にＰＴを介して乗算器
３、ＬＰＦ４、開平器５が順に配置されることは従来の
ものと変るところはなく、また母線L2にＰＬＬ10が接続
され、これからの電源位相同期信号をパルス発生器11に
入力し、一方このパルス発生器11にファンクション回路
９より入力信号が送られる構成を採っていることについ
ても従来の構成と変るところはない。本発明において
は、開平器５の次段に加算器12が設置され、その出力側
は調節計（ＰＩ制御）13に接続され、加算器12の出力側
は同時にリファレンス信号を作るＬＰＦ14に接続され、
その出力側は加算器12の入力側に接続される。更に調節
計13の出力側は、ＨＰＦ15、ＬＰＦ16に並列に入力し、
その出力側は加算器17に接続され、その出力はファンク
ション回路９に入力する。
説明する。図１は本発明の電圧変動抑制装置のΔＶ制御
方式の実施例であり、図２と同一部分は同一符号で示し
ている。変電所につながる系統母線にアーク炉１が負荷
され、これと同一母線上において需要家構内変電Trが設
置され、これに負荷２が接続されるものとする。フリッ
カレベルのΔＶをＳＶＣで補償するＴＣＲ、ＦＣが構内
母線L2に接続され、前記母線L2にＰＴを介して乗算器
３、ＬＰＦ４、開平器５が順に配置されることは従来の
ものと変るところはなく、また母線L2にＰＬＬ10が接続
され、これからの電源位相同期信号をパルス発生器11に
入力し、一方このパルス発生器11にファンクション回路
９より入力信号が送られる構成を採っていることについ
ても従来の構成と変るところはない。本発明において
は、開平器５の次段に加算器12が設置され、その出力側
は調節計（ＰＩ制御）13に接続され、加算器12の出力側
は同時にリファレンス信号を作るＬＰＦ14に接続され、
その出力側は加算器12の入力側に接続される。更に調節
計13の出力側は、ＨＰＦ15、ＬＰＦ16に並列に入力し、
その出力側は加算器17に接続され、その出力はファンク
ション回路９に入力する。
【０００６】図１において、符号で示す各フィルタの伝
達函数は次のとおりである。 （１） G1（Ｓ）＝１／（１＋ST1 ）→４ （２） G2（Ｓ）' ＝１／（ST2 ）→14 （３） G3（Ｓ）' ＝K3／（１＋ST3 ）→13 （４） G4（Ｓ）＝ST4 ／（１＋ST4 ）→15 （５） G5（Ｓ）＝１／（１＋ST5 ）→16
達函数は次のとおりである。 （１） G1（Ｓ）＝１／（１＋ST1 ）→４ （２） G2（Ｓ）' ＝１／（ST2 ）→14 （３） G3（Ｓ）' ＝K3／（１＋ST3 ）→13 （４） G4（Ｓ）＝ST4 ／（１＋ST4 ）→15 （５） G5（Ｓ）＝１／（１＋ST5 ）→16
【０００７】前記ＢＲＦ４の位相遅れ角φB は、 φB ＝−tan-1 ・ω・TB、但しTB＝Ｃ・R1 で表わされる。前記調節計13の位相遅れ角φL は、 φL ＝−tan-1 ・ω・TL、但しTL＝Ｃ・R3 で表わされる。また、ＨＰＦ15、ＬＰＦ16で形成される
位相遅延修正回路においてＨＰＦ15による位相進み角φ
H は、 φH ＝＋tan-1 （１／ω・TH）、但しTH＝Ｃ・R4 で表わされ、ＬＰＦ16よりの直流信号とともにファンク
ション回路９に入力するが、この際φH ≧｜φB ＋φL
｜とする。アーク炉負荷変動周波数fAは試験の結果、系
統条件により多少異なるが、商用周波数の約１／1.5 程
度であり、この遅れ修正回路において、ＨＰＦを用いる
ことによって全系位相の修正を行うこととなり、前記ア
ーク炉変動特定周波数fAの遅延による誤差制御信号を位
相修正にて、制御信号誤差を無しにすることが出来る。
即ち、調節計の後段にＨＰＦを直列に接続することによ
り前述fAによる交流、直流変換時の位相遅れ誤差及び調
節計の位相遅れ誤差を補償することが出来、ＳＶＣ制御
信号誤差を除去出来る。
位相遅延修正回路においてＨＰＦ15による位相進み角φ
H は、 φH ＝＋tan-1 （１／ω・TH）、但しTH＝Ｃ・R4 で表わされ、ＬＰＦ16よりの直流信号とともにファンク
ション回路９に入力するが、この際φH ≧｜φB ＋φL
｜とする。アーク炉負荷変動周波数fAは試験の結果、系
統条件により多少異なるが、商用周波数の約１／1.5 程
度であり、この遅れ修正回路において、ＨＰＦを用いる
ことによって全系位相の修正を行うこととなり、前記ア
ーク炉変動特定周波数fAの遅延による誤差制御信号を位
相修正にて、制御信号誤差を無しにすることが出来る。
即ち、調節計の後段にＨＰＦを直列に接続することによ
り前述fAによる交流、直流変換時の位相遅れ誤差及び調
節計の位相遅れ誤差を補償することが出来、ＳＶＣ制御
信号誤差を除去出来る。
【０００８】図４は本発明による方式と従来の方式によ
る差異を波形図を用いて示す。図においてΔεは従来の
信号検出回路における制御信号Ｂより実施例の回路によ
り真値に近い制御信号Ａが得られたことを示している。
る差異を波形図を用いて示す。図においてΔεは従来の
信号検出回路における制御信号Ｂより実施例の回路によ
り真値に近い制御信号Ａが得られたことを示している。
【０００９】
【発明の効果】本方式をＳＶＣ制御方式に適用すると、
アーク炉負荷運転による特定周波数成分FAにおけるΔＶ
制御系の位相遅れを修正制御することとなり、ΔＶ制御
ＳＶＣでのΔＶ改善率アップが期待できる。尚、本方式
の実験結果では従来のΔＱ制御方式（開ループ制御）と
比較しても遜色のないフリッカ改善効果が得られた。
アーク炉負荷運転による特定周波数成分FAにおけるΔＶ
制御系の位相遅れを修正制御することとなり、ΔＶ制御
ＳＶＣでのΔＶ改善率アップが期待できる。尚、本方式
の実験結果では従来のΔＱ制御方式（開ループ制御）と
比較しても遜色のないフリッカ改善効果が得られた。
【図１】本発明の実施例を示す。
【図２】従来の電圧変動抑制装置のΔＶ制御方式を示
す。
す。
【図３】母線電圧検出回路を示す。
【図４】従来方式と本方式によるサイリスタ制御信号波
形およびサイリスタ電流を示す。
形およびサイリスタ電流を示す。
１ アーク炉 ２ 負荷 ３ 乗算器 ４ ＢＲＦ ５ 開平器 ９ ファンクション回路 10 ＰＬＬ回路 11 パルス発生器 13 調節計（ＰＩ系） 14 ＬＰＦ 15 ＨＰＦ 16 ＬＰＦ 17 加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 品田 浩一郎 仙台市青葉区一番町三丁目七番一号 東北 電力株式会社内 (72)発明者 山村 英機 京都市右京区梅津高畝町47番地 日新電機 株式会社内
Claims (1)
- 【請求項１】 急峻な無効電力変動によるフリッカを電
圧変動分ΔＶとして捉らえ、該ΔＶの検出信号にてＳＶ
Ｃをフィードバック制御する際、前記ＳＶＣのサイリス
タに対する制御信号回路に含まれる位相遅れ要素による
信号の位相遅れを前記制御信号回路中に含まれる調節計
の後段に接続した位相補償回路によって補償することを
特徴とする電圧変動抑制装置のΔＶ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344013A JPH07175540A (ja) | 1993-12-17 | 1993-12-17 | 電圧変動抑制装置のδｖ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344013A JPH07175540A (ja) | 1993-12-17 | 1993-12-17 | 電圧変動抑制装置のδｖ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175540A true JPH07175540A (ja) | 1995-07-14 |
Family
ID=18365988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5344013A Pending JPH07175540A (ja) | 1993-12-17 | 1993-12-17 | 電圧変動抑制装置のδｖ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103457286A (zh) * | 2012-06-05 | 2013-12-18 | 北京能高自动化技术股份有限公司 | 一种消除特定频率能量波动的并网逆变器控制方法 |
-
1993
- 1993-12-17 JP JP5344013A patent/JPH07175540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103457286A (zh) * | 2012-06-05 | 2013-12-18 | 北京能高自动化技术股份有限公司 | 一种消除特定频率能量波动的并网逆变器控制方法 |
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