JPH07176620A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07176620A JPH07176620A JP5291558A JP29155893A JPH07176620A JP H07176620 A JPH07176620 A JP H07176620A JP 5291558 A JP5291558 A JP 5291558A JP 29155893 A JP29155893 A JP 29155893A JP H07176620 A JPH07176620 A JP H07176620A
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- JP
- Japan
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- semiconductor
- collector
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 素子の微細化。コレクタ抵抗を低減化し、浮
遊容量を削減して回路動作の高速化を図る。 【構成】 シリコン基板１上のシリコン酸化膜３上に、
シリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁膜
中に埋設された２つの島領域を設け、各島領域内に、そ
れぞれｐ+ 型コレクタ領域４、エピタキシャル領域６、
ｎ+ 型ベース領域１１、ｐ+ 型エミッタ領域１４からな
るトランジスタＱ１と、ｎ+ 型コレクタ領域５、エピタ
キシャル領域６、ｐ+ 型ベース領域１２、ｎ+ 型エミッ
タ領域１５からなるトランジスタＱ２を形成する。両ト
ランジスタ間にコレクタ接続電極となるタングステン膜
８を形成し、タングステンプラグ１６を介してコレクタ
電極２１に接続する。
遊容量を削減して回路動作の高速化を図る。 【構成】 シリコン基板１上のシリコン酸化膜３上に、
シリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁膜
中に埋設された２つの島領域を設け、各島領域内に、そ
れぞれｐ+ 型コレクタ領域４、エピタキシャル領域６、
ｎ+ 型ベース領域１１、ｐ+ 型エミッタ領域１４からな
るトランジスタＱ１と、ｎ+ 型コレクタ領域５、エピタ
キシャル領域６、ｐ+ 型ベース領域１２、ｎ+ 型エミッ
タ領域１５からなるトランジスタＱ２を形成する。両ト
ランジスタ間にコレクタ接続電極となるタングステン膜
８を形成し、タングステンプラグ１６を介してコレクタ
電極２１に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、絶縁基板上または絶縁膜上に例えば相補型バイポー
ラトランジスタ（Ｃ−ＢｉｐＴｒ）等の形で複数のバイ
ポーラトランジスタが形成されている半導体装置に関す
るものである。
に、絶縁基板上または絶縁膜上に例えば相補型バイポー
ラトランジスタ（Ｃ−ＢｉｐＴｒ）等の形で複数のバイ
ポーラトランジスタが形成されている半導体装置に関す
るものである。
【０００２】
【従来の技術】相補型バイポーラトランジスタ回路は図
２（ａ）、図２（ｂ）に示す回路に用いられており、デ
ジタル的用途のみならずアナログ回路においても用いら
れるものである。図２において、Ｑ１は、ｐｎｐバイポ
ーラトランジスタ、Ｑ２はｎｐｎバイポーラトランジス
タ、Ｑ３はｐチャネルＭＯＳＦＥＴ、Ｑ４はｎチャネル
ＭＯＳＦＥＴ、Ｒは抵抗、Ｉｎは入力端子、Ｏｕｔは出
力端子である。
２（ａ）、図２（ｂ）に示す回路に用いられており、デ
ジタル的用途のみならずアナログ回路においても用いら
れるものである。図２において、Ｑ１は、ｐｎｐバイポ
ーラトランジスタ、Ｑ２はｎｐｎバイポーラトランジス
タ、Ｑ３はｐチャネルＭＯＳＦＥＴ、Ｑ４はｎチャネル
ＭＯＳＦＥＴ、Ｒは抵抗、Ｉｎは入力端子、Ｏｕｔは出
力端子である。
【０００３】そして、高速動作が要求される相補型バイ
ポーラトランジスタ回路にあっては、浮遊容量の少ない
ＳＯＩ（Silicon on Insulator）構成の半導体装置が用
いられる。図６（ａ）は、図２の点線枠内の部分の従来
の半導体装置内での構成を示す平面図であり、図６
（ｂ）はそのＣ−Ｃ′線の断面図である。図６に示すよ
うに、トランジスタＱ１、Ｑ２は、シリコン基板１上に
形成されたシリコン酸化膜３の上に設けられた半導体島
領域内に形成されている。これら半導体島領域はシリコ
ン窒化膜９およびＢＰＳＧ（Boro-Phospho-Silicate Gl
ass ）膜１０からなる絶縁膜内に埋設されている。
ポーラトランジスタ回路にあっては、浮遊容量の少ない
ＳＯＩ（Silicon on Insulator）構成の半導体装置が用
いられる。図６（ａ）は、図２の点線枠内の部分の従来
の半導体装置内での構成を示す平面図であり、図６
（ｂ）はそのＣ−Ｃ′線の断面図である。図６に示すよ
うに、トランジスタＱ１、Ｑ２は、シリコン基板１上に
形成されたシリコン酸化膜３の上に設けられた半導体島
領域内に形成されている。これら半導体島領域はシリコ
ン窒化膜９およびＢＰＳＧ（Boro-Phospho-Silicate Gl
ass ）膜１０からなる絶縁膜内に埋設されている。
【０００４】トランジスタＱ１は、ｐ+ 型コレクタ領域
４、エピタキシャル領域６、ｎ+ 型ベース領域１１、ｐ
+ 型エミッタ領域１４を有しており、ｎ+ 型ベース領域
１１とｐ+ 型エミッタ領域１４は、マスク酸化膜１３に
開孔されたコンタクトホールを介してベース電極１７、
エミッタ電極１８により引き出されている。同様に、ト
ランジスタＱ２は、ｎ+ 型コレクタ領域５、エピタキシ
ャル領域６、ｐ+ 型ベース領域１２、ｎ+ 型エミッタ領
域１５を有しており、ｐ+ 型ベース領域１２とｎ+ 型エ
ミッタ領域１５は、マスク酸化膜１３に開孔されたコン
タクトホールを介してベース電極１９、エミッタ電極２
０により引き出されている。そして、両トランジスタの
ｐ+ 型コレクタ領域４とｎ+ 型コレクタ領域４とはコレ
クタ引き上げ領域４ａ、５ａによって基板表面に引き上
げられた後、コレクタ電極２０により引き出されてい
る。
４、エピタキシャル領域６、ｎ+ 型ベース領域１１、ｐ
+ 型エミッタ領域１４を有しており、ｎ+ 型ベース領域
１１とｐ+ 型エミッタ領域１４は、マスク酸化膜１３に
開孔されたコンタクトホールを介してベース電極１７、
エミッタ電極１８により引き出されている。同様に、ト
ランジスタＱ２は、ｎ+ 型コレクタ領域５、エピタキシ
ャル領域６、ｐ+ 型ベース領域１２、ｎ+ 型エミッタ領
域１５を有しており、ｐ+ 型ベース領域１２とｎ+ 型エ
ミッタ領域１５は、マスク酸化膜１３に開孔されたコン
タクトホールを介してベース電極１９、エミッタ電極２
０により引き出されている。そして、両トランジスタの
ｐ+ 型コレクタ領域４とｎ+ 型コレクタ領域４とはコレ
クタ引き上げ領域４ａ、５ａによって基板表面に引き上
げられた後、コレクタ電極２０により引き出されてい
る。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置の構造では、ｐ+ 型コレクタ領域４およびｎ+ 型コ
レクタ領域５を基板表面まで引き上げる必要があり、さ
らに基板表面においてそれぞれのコレクタ領域とのコン
タクトをとる必要があるため、素子面積の縮小には制限
があり、半導体集積回路の高密度化が困難な構成となっ
ていた。また、従来例では、コンタクト面積を縮小した
場合、コレクタ抵抗が増大し、出力のレベル遷移が大き
くなって回路動作に支障が生じやすくなるため、信頼性
の低下を招くことになる。よって、この発明の目的とす
るところは、コレクタ領域を基板表面にまで引き上げる
必要がなく、したがって基板表面においてコレクタ領域
にコンタクトホールを開孔する必要のない素子構造を提
案し、もって高速動作が可能でかつ高密度化が可能なバ
イポーラ型半導体集積回路装置を提供しうるようにしよ
うとするものである。
装置の構造では、ｐ+ 型コレクタ領域４およびｎ+ 型コ
レクタ領域５を基板表面まで引き上げる必要があり、さ
らに基板表面においてそれぞれのコレクタ領域とのコン
タクトをとる必要があるため、素子面積の縮小には制限
があり、半導体集積回路の高密度化が困難な構成となっ
ていた。また、従来例では、コンタクト面積を縮小した
場合、コレクタ抵抗が増大し、出力のレベル遷移が大き
くなって回路動作に支障が生じやすくなるため、信頼性
の低下を招くことになる。よって、この発明の目的とす
るところは、コレクタ領域を基板表面にまで引き上げる
必要がなく、したがって基板表面においてコレクタ領域
にコンタクトホールを開孔する必要のない素子構造を提
案し、もって高速動作が可能でかつ高密度化が可能なバ
イポーラ型半導体集積回路装置を提供しうるようにしよ
うとするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、絶縁性基板上または半導体基板
（１）の表面に設けられた第１の絶縁膜（３）上に、複
数の、下層に高不純物濃度半導体層（４；５）を有する
半導体島領域が第２の絶縁膜（ ９、１０）に埋設して
設けられ、各半導体島領域にはそれぞれ前記高不純物濃
度半導体層をコレクタ領域とするバイポーラトランジス
タ（Ｑ１、Ｑ２１）が形成されている半導体装置におい
て、前記絶縁性基板上または前記第１の絶縁膜（３）上
には、複数の前記高不純物濃度半導体層（４；５）を相
互に接続する導電体（８；８ａ）が形成されていること
を特徴とする半導体装置が提供される。そして、好まし
くは、前記導電体は高融点金属または高融点金属化合物
により形成されるものである。
め、本発明によれば、絶縁性基板上または半導体基板
（１）の表面に設けられた第１の絶縁膜（３）上に、複
数の、下層に高不純物濃度半導体層（４；５）を有する
半導体島領域が第２の絶縁膜（ ９、１０）に埋設して
設けられ、各半導体島領域にはそれぞれ前記高不純物濃
度半導体層をコレクタ領域とするバイポーラトランジス
タ（Ｑ１、Ｑ２１）が形成されている半導体装置におい
て、前記絶縁性基板上または前記第１の絶縁膜（３）上
には、複数の前記高不純物濃度半導体層（４；５）を相
互に接続する導電体（８；８ａ）が形成されていること
を特徴とする半導体装置が提供される。そして、好まし
くは、前記導電体は高融点金属または高融点金属化合物
により形成されるものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）は、図２の点線の部分について
の本発明の第１の実施例を示す平面図であり、図１
（ｂ）はそのＡ−Ａ′線での断面図である。図１に示す
ように、トランジスタＱ１、Ｑ２は、シリコン基板１上
に設けられたシリコン酸化膜３の上に形成されており、
そしてこれらのトランジスタの形成された半導体島領域
はシリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁
膜内に埋設されている。
て説明する。図１（ａ）は、図２の点線の部分について
の本発明の第１の実施例を示す平面図であり、図１
（ｂ）はそのＡ−Ａ′線での断面図である。図１に示す
ように、トランジスタＱ１、Ｑ２は、シリコン基板１上
に設けられたシリコン酸化膜３の上に形成されており、
そしてこれらのトランジスタの形成された半導体島領域
はシリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁
膜内に埋設されている。
【０００８】トランジスタＱ１のｐ+ 型コレクタ領域４
とトランジスタＱ２のｎ+ 型コレクタ領域５とは、シリ
コン酸化膜３上に形成されたタングステン膜８によって
接続されており、タングステン膜８は、シリコン窒化膜
９、ＢＰＳＧ膜１０に形成されたコンタクトホールを埋
め込んだタングステンプラグ１６によって基板表面に引
き出されている。基板表面はマスク酸化膜１３によって
覆われ、該マスク酸化膜上にはこの酸化膜に形成された
コンタクトホールを介して各領域に接続された電極が形
成されている。すなわち、ベース電極１７はｎ+ 型ベー
ス領域１１に、エミッタ電極１８はｐ+ 型エミッタ領域
１４に、ベース電極１９はｐ+ 型ベース領域１２に、エ
ミッタ電極２０はｎ+ 型エミッタ領域１５に、コレクタ
電極２１はタングステンプラグ１６に接続されている。
とトランジスタＱ２のｎ+ 型コレクタ領域５とは、シリ
コン酸化膜３上に形成されたタングステン膜８によって
接続されており、タングステン膜８は、シリコン窒化膜
９、ＢＰＳＧ膜１０に形成されたコンタクトホールを埋
め込んだタングステンプラグ１６によって基板表面に引
き出されている。基板表面はマスク酸化膜１３によって
覆われ、該マスク酸化膜上にはこの酸化膜に形成された
コンタクトホールを介して各領域に接続された電極が形
成されている。すなわち、ベース電極１７はｎ+ 型ベー
ス領域１１に、エミッタ電極１８はｐ+ 型エミッタ領域
１４に、ベース電極１９はｐ+ 型ベース領域１２に、エ
ミッタ電極２０はｎ+ 型エミッタ領域１５に、コレクタ
電極２１はタングステンプラグ１６に接続されている。
【０００９】このように構成された相補型バイポーラト
ランジスタ回路では、ｐ+ 型コレクタ領域４およびｎ+
型コレクタ領域５にコレクタ引き上げ領域を設ける必要
がなくなるため、その分半導体装置の微細化が可能にな
り、素子面積を従来例の７０％とすることができた。ま
た、ｐ+ 型コレクタ領域とｎ+ 型コレクタ領域とは素子
の全長に渡ってタングステン膜と接触しており、かつタ
ングステンプラグを介して取り出されているため、コレ
クタ抵抗を低減化することができる。そして、素子面積
が縮小化されたことにより寄生容量を３０％削減でき、
動作高速化に資することができる。
ランジスタ回路では、ｐ+ 型コレクタ領域４およびｎ+
型コレクタ領域５にコレクタ引き上げ領域を設ける必要
がなくなるため、その分半導体装置の微細化が可能にな
り、素子面積を従来例の７０％とすることができた。ま
た、ｐ+ 型コレクタ領域とｎ+ 型コレクタ領域とは素子
の全長に渡ってタングステン膜と接触しており、かつタ
ングステンプラグを介して取り出されているため、コレ
クタ抵抗を低減化することができる。そして、素子面積
が縮小化されたことにより寄生容量を３０％削減でき、
動作高速化に資することができる。
【００１０】次に、図３（ａ）〜図３（ｄ）を参照して
本実施例の半導体装置の製造方法について説明する。ま
ず、シリコン基板１を用意しその表面を平坦化する。こ
れとは別にｎ- 型シリコン基板２を用意し、熱酸化によ
りその表面に１．５μｍの厚さのシリコン酸化膜３を形
成する。次に、シリコン基板１上にｎ- 型シリコン基板
２をシリコン酸化膜３を下にして重ね、１１００℃で２
時間加熱して両基板を張り合わせる。続いて、ｎ- 型シ
リコン基板２の表面を研磨してその厚さを１．５μｍ程
度にする。次に、ｐ型不純物およびｎ型不純物を選択的
にイオン注入し高温で押し込んでｐ+ 型コレクタ領域４
およびｎ+ 型コレクタ領域５を形成し、その上にｎ- 型
のエピタキシャル領域６を形成する［図３（ａ）］。
本実施例の半導体装置の製造方法について説明する。ま
ず、シリコン基板１を用意しその表面を平坦化する。こ
れとは別にｎ- 型シリコン基板２を用意し、熱酸化によ
りその表面に１．５μｍの厚さのシリコン酸化膜３を形
成する。次に、シリコン基板１上にｎ- 型シリコン基板
２をシリコン酸化膜３を下にして重ね、１１００℃で２
時間加熱して両基板を張り合わせる。続いて、ｎ- 型シ
リコン基板２の表面を研磨してその厚さを１．５μｍ程
度にする。次に、ｐ型不純物およびｎ型不純物を選択的
にイオン注入し高温で押し込んでｐ+ 型コレクタ領域４
およびｎ+ 型コレクタ領域５を形成し、その上にｎ- 型
のエピタキシャル領域６を形成する［図３（ａ）］。
【００１１】全面にＣＶＤ法により窒化シリコンを堆積
してマスク窒化膜７を形成し、フォトリソグラフィ法お
よびドライエッチング法により、コレクタ領域４、５間
の領域に溝を形成する。続いて、ＣＶＤ法によりタング
ステンを堆積して溝内を完全に埋め込んだ後、膜厚が約
０．５μｍとなるまでエッチバックを行って、コレクタ
接続電極となるタングステン膜８を形成する［図３
（ｂ）］。
してマスク窒化膜７を形成し、フォトリソグラフィ法お
よびドライエッチング法により、コレクタ領域４、５間
の領域に溝を形成する。続いて、ＣＶＤ法によりタング
ステンを堆積して溝内を完全に埋め込んだ後、膜厚が約
０．５μｍとなるまでエッチバックを行って、コレクタ
接続電極となるタングステン膜８を形成する［図３
（ｂ）］。
【００１２】マスク窒化膜７を除去した後、フォトリソ
グラフィ法およびプラズマエッチング法によりｐｎｐト
ランジスタおよびｎｐｎトランジスタの形成予定個所以
外のエピタキシャル領域６およびｎ- 型シリコン基板２
をエッチング除去してシリコンの島領域を形成する［図
３（ｃ）］。続いて、ＣＶＤ法によりシリコン窒化膜９
を３００Åの膜厚に堆積し、さらに半導体島領域間の空
間を埋めるようにＢＰＳＧ膜１０を成長させる。研磨に
よりＢＰＳＧ膜の表面を除去してシリコン窒化膜９の表
面を露出させ、素子表面のシリコン窒化膜９をエッチン
グ除去する［図３（ｄ）］。
グラフィ法およびプラズマエッチング法によりｐｎｐト
ランジスタおよびｎｐｎトランジスタの形成予定個所以
外のエピタキシャル領域６およびｎ- 型シリコン基板２
をエッチング除去してシリコンの島領域を形成する［図
３（ｃ）］。続いて、ＣＶＤ法によりシリコン窒化膜９
を３００Åの膜厚に堆積し、さらに半導体島領域間の空
間を埋めるようにＢＰＳＧ膜１０を成長させる。研磨に
よりＢＰＳＧ膜の表面を除去してシリコン窒化膜９の表
面を露出させ、素子表面のシリコン窒化膜９をエッチン
グ除去する［図３（ｄ）］。
【００１３】次に、ｐ+ 型コレクタ領域４上のエピタキ
シャル領域６にリンをイオン注入してｎ+ 型ベース領域
１１を形成し、ｎ+ 型コレクタ領域５上のエピタキシャ
ル領域６にボロンをイオン注入してｐ+ 型ベース領域１
２を形成する。その後、ＣＶＤ法により、全面にマスク
酸化膜１３を成長させ、ｎ+ 型ベース領域１１およびｐ
+ 型ベース領域１２上にエミッタ開口を行い、ボロンお
よびリンのイオン注入によりｐ+ 型エミッタ領域１４お
よびｎ+ 型エミッタ領域１５を形成する。続いて、フォ
トリソグラフィ法およびドライエッチング法によりタン
グステン膜８上にコンタクトホールを開孔し、このコン
タクトホール内に選択的にタングステンを成長させてタ
ングステンプラグ１６を形成する。最後に、ベース領域
１１、１２上にもコンタクトホールを開孔し、スパッタ
法によりアルミニウム膜を被着し、これをパターニング
してｐｎｐトランジスタＱ１のベース電極１７、エミッ
タ電極１８、ｎｐｎトランジスタＱ２のベース電極１
９、エミッタ電極２０および両トランジスタに共通のコ
レクタ電極２１を形成して、図１に示す本実施例の半導
体装置を得る。
シャル領域６にリンをイオン注入してｎ+ 型ベース領域
１１を形成し、ｎ+ 型コレクタ領域５上のエピタキシャ
ル領域６にボロンをイオン注入してｐ+ 型ベース領域１
２を形成する。その後、ＣＶＤ法により、全面にマスク
酸化膜１３を成長させ、ｎ+ 型ベース領域１１およびｐ
+ 型ベース領域１２上にエミッタ開口を行い、ボロンお
よびリンのイオン注入によりｐ+ 型エミッタ領域１４お
よびｎ+ 型エミッタ領域１５を形成する。続いて、フォ
トリソグラフィ法およびドライエッチング法によりタン
グステン膜８上にコンタクトホールを開孔し、このコン
タクトホール内に選択的にタングステンを成長させてタ
ングステンプラグ１６を形成する。最後に、ベース領域
１１、１２上にもコンタクトホールを開孔し、スパッタ
法によりアルミニウム膜を被着し、これをパターニング
してｐｎｐトランジスタＱ１のベース電極１７、エミッ
タ電極１８、ｎｐｎトランジスタＱ２のベース電極１
９、エミッタ電極２０および両トランジスタに共通のコ
レクタ電極２１を形成して、図１に示す本実施例の半導
体装置を得る。
【００１４】図４（ａ）は、図２の点線の部分について
の本発明の第２の実施例を示す平面図であり、図２
（ｂ）はそのＢ−Ｂ′線での断面図である。図４に示す
ように、トランジスタＱ１、Ｑ２は、シリコン基板１上
に設けられたシリコン酸化膜３の上に形成されており、
そしてこれらのトランジスタの形成された半導体島領域
はシリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁
膜内に埋設されている。
の本発明の第２の実施例を示す平面図であり、図２
（ｂ）はそのＢ−Ｂ′線での断面図である。図４に示す
ように、トランジスタＱ１、Ｑ２は、シリコン基板１上
に設けられたシリコン酸化膜３の上に形成されており、
そしてこれらのトランジスタの形成された半導体島領域
はシリコン窒化膜９およびＢＰＳＧ膜１０からなる絶縁
膜内に埋設されている。
【００１５】本実施例の図１に示す第１の実施例と相違
する点は、コレクタ接続電極としてのタングステン膜８
ａが、ｐｎｐトランジスタＱ１のｐ+ 型コレクタ領域４
およびｎｐｎトランジスタＱ２のｎ+ 型コレクタ領域の
周囲を取り囲んでいる点である。図４に示した例では、
コレクタの引き出しをｎｐｎトランジスタＱ２の右側に
おいて行っているが、この点に限らずタングステン膜８
ａ上であれば任意の点にタングステンプラグ１６をたて
ることができる。本実施例では、トランジスタＱ１、Ｑ
２の周囲にコレクタ接続電極を配置したことにより、先
の実施例の場合よりも素子面積が若干増加するが、コレ
クタ接続電極とコレクタとの接触面積が増加するため、
先の実施例の場合よりもコレクタ抵抗を低減化すること
ができる。
する点は、コレクタ接続電極としてのタングステン膜８
ａが、ｐｎｐトランジスタＱ１のｐ+ 型コレクタ領域４
およびｎｐｎトランジスタＱ２のｎ+ 型コレクタ領域の
周囲を取り囲んでいる点である。図４に示した例では、
コレクタの引き出しをｎｐｎトランジスタＱ２の右側に
おいて行っているが、この点に限らずタングステン膜８
ａ上であれば任意の点にタングステンプラグ１６をたて
ることができる。本実施例では、トランジスタＱ１、Ｑ
２の周囲にコレクタ接続電極を配置したことにより、先
の実施例の場合よりも素子面積が若干増加するが、コレ
クタ接続電極とコレクタとの接触面積が増加するため、
先の実施例の場合よりもコレクタ抵抗を低減化すること
ができる。
【００１６】次に、図５（ａ）〜図５（ｄ）を参照して
本実施例の半導体装置の製造方法について説明する。先
の実施例の場合と同様に、シリコン基板１にシリコン酸
化膜３を有するｎ-型シリコン基板２を張り合わせ、研
磨、イオン注入、エピタキシャル成長を行って、図５
（ａ）に示す基板を作製する。次に、図５（ｂ）に示す
ように、ｐｎｐトランジスタＱ１およびｎｐｎトランジ
スタＱ２の形成予定領域以外のシリコンをエッチング除
去してシリコンの島領域を形成する。
本実施例の半導体装置の製造方法について説明する。先
の実施例の場合と同様に、シリコン基板１にシリコン酸
化膜３を有するｎ-型シリコン基板２を張り合わせ、研
磨、イオン注入、エピタキシャル成長を行って、図５
（ａ）に示す基板を作製する。次に、図５（ｂ）に示す
ように、ｐｎｐトランジスタＱ１およびｎｐｎトランジ
スタＱ２の形成予定領域以外のシリコンをエッチング除
去してシリコンの島領域を形成する。
【００１７】次に、ネガタイプのフォトレジスト２２を
塗付し、コレクタ接続電極形成個所のレジスト２２を除
去し、続いて、スパッタ法によりタングステン膜８ａ、
８ｂを形成する［図５（ｃ）］。次に、フォトレジスト
２２をその上のタングステン膜８ｂとともに除去する。
残されたタングステン膜８ａがコレクタ接続電極とな
る。このリフトオフ法によるタングステン膜８ａの形成
工程において、フォトレジストに代え、ポリイミド等の
耐熱性樹脂をマスク材料として用いることができる。そ
の後、先の実施例の場合と同様に、ＣＶＤ法によりシリ
コン窒化膜９を堆積し、さらに半導体島領域間の空間を
埋めるようにＢＰＳＧ膜１０を成長させる。研磨により
ＢＰＳＧ膜の表面を除去してシリコン窒化膜９の表面を
露出させ、露出した素子表面のシリコン窒化膜９をエッ
チング除去する［図５（ｄ）］。
塗付し、コレクタ接続電極形成個所のレジスト２２を除
去し、続いて、スパッタ法によりタングステン膜８ａ、
８ｂを形成する［図５（ｃ）］。次に、フォトレジスト
２２をその上のタングステン膜８ｂとともに除去する。
残されたタングステン膜８ａがコレクタ接続電極とな
る。このリフトオフ法によるタングステン膜８ａの形成
工程において、フォトレジストに代え、ポリイミド等の
耐熱性樹脂をマスク材料として用いることができる。そ
の後、先の実施例の場合と同様に、ＣＶＤ法によりシリ
コン窒化膜９を堆積し、さらに半導体島領域間の空間を
埋めるようにＢＰＳＧ膜１０を成長させる。研磨により
ＢＰＳＧ膜の表面を除去してシリコン窒化膜９の表面を
露出させ、露出した素子表面のシリコン窒化膜９をエッ
チング除去する［図５（ｄ）］。
【００１８】その後、先の実施例の場合と同様にして、
ｎ+ 型ベース領域１１、ｐ+ 型ベース領域１２、マスク
酸化膜１３、ｐ+ 型エミッタ領域１４、ｎ+ 型エミッタ
領域１５、タングステンプラグ１６、ベース電極１７、
１９、エミッタ電極１８、２０、コレクタ電極２１を形
成すれば、図４に示す本実施例の半導体装置を得ること
ができる。
ｎ+ 型ベース領域１１、ｐ+ 型ベース領域１２、マスク
酸化膜１３、ｐ+ 型エミッタ領域１４、ｎ+ 型エミッタ
領域１５、タングステンプラグ１６、ベース電極１７、
１９、エミッタ電極１８、２０、コレクタ電極２１を形
成すれば、図４に示す本実施例の半導体装置を得ること
ができる。
【００１９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、コレクタ接
続電極の材料としてタングステンを用いていたが、これ
に代え他の高融点金属を使用することができ、また、Ｔ
ｉＮのような高融点金属化合物を用いることもできる。
また、ＳＯＩ基板に対してばかりでなく、本発明は絶縁
性基板を用いた半導体装置にも同様に適用しうるもので
ある。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、コレクタ接
続電極の材料としてタングステンを用いていたが、これ
に代え他の高融点金属を使用することができ、また、Ｔ
ｉＮのような高融点金属化合物を用いることもできる。
また、ＳＯＩ基板に対してばかりでなく、本発明は絶縁
性基板を用いた半導体装置にも同様に適用しうるもので
ある。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置は、絶縁膜上に他の絶縁膜内に埋設された複数の半導
体島領域を設け、各島領域に最下層を高不純物濃度コレ
クタ領域とするトランジスタを形成し、複数の高不純物
濃度コレクタ領域間を絶縁膜上に形成されたコレクタ接
続電極によって接続したものであるので、本発明によれ
ば、各半導体島領域にコレクタ引き上げ領域を設ける必
要がなくなり、素子の微細化が実現できる。また、コレ
クタ領域間に素子長全体に渡るコレクタ接続電極が形成
されるので、コレクタ抵抗を低減化することができる。
そして、素子の小型化により浮遊容量が削減されれるた
め、上記コレクタ抵抗低減化効果とあいまって半導体装
置の動作高速化を実現することができる。
置は、絶縁膜上に他の絶縁膜内に埋設された複数の半導
体島領域を設け、各島領域に最下層を高不純物濃度コレ
クタ領域とするトランジスタを形成し、複数の高不純物
濃度コレクタ領域間を絶縁膜上に形成されたコレクタ接
続電極によって接続したものであるので、本発明によれ
ば、各半導体島領域にコレクタ引き上げ領域を設ける必
要がなくなり、素子の微細化が実現できる。また、コレ
クタ領域間に素子長全体に渡るコレクタ接続電極が形成
されるので、コレクタ抵抗を低減化することができる。
そして、素子の小型化により浮遊容量が削減されれるた
め、上記コレクタ抵抗低減化効果とあいまって半導体装
置の動作高速化を実現することができる。
【図１】 本発明の第１の実施例の平面図と断面図。
【図２】 本発明の実施例により形成しようとする回路
の回路図。
の回路図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図４】 本発明の第２の実施例の平面図と断面図。
【図５】 本発明の第２の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図６】 従来例の平面図と断面図。
１ シリコン基板 ２ ｎ- 型シリコン基板 ３ シリコン酸化膜 ４ ｐ+ 型コレクタ領域 ４ａ、５ａ コレクタ引き上げ領域 ５ ｎ+ 型コレクタ領域 ６ エピタキシャル領域 ７ マスク窒化膜 ８、８ａ タングステン膜 ９ シリコン窒化膜 １０ ＢＰＳＧ膜 １１ ｎ+ 型ベース領域 １２ ｐ+ 型ベース領域 １３ マスク酸化膜 １４ ｐ+ 型エミッタ領域 １５ ｎ+ 型エミッタ領域 １６ タングステンプラグ １７、１９ ベース電極 １８、２０ エミッタ電極 ２１ コレクタ電極 ２２ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73
Claims (6)
- 【請求項１】 絶縁性基板上または半導体基板の表面に
設けられた第１の絶縁膜上に、複数の、下層に高不純物
濃度半導体層を有する半導体島領域が第２の絶縁膜に埋
設して設けられ、各半導体島領域にはそれぞれ前記高不
純物濃度半導体層をコレクタ領域とするバイポーラトラ
ンジスタが形成されている半導体装置において、前記絶
縁性基板上または前記第１の絶縁膜上には、複数の前記
高不純物濃度半導体層を相互に接続する導電体が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 絶縁性基板上または半導体基板の表面に
設けられた第１の絶縁膜上に、下層にｐ+ 型半導体層を
有する半導体島領域と下層にｎ+ 型半導体層を有する半
導体島領域とが第２の絶縁膜に埋設して設けられ、各半
導体島領域には前記ｐ+ 型半導体層とｎ+ 型半導体層と
をそれぞれコレクタ領域とするｐｎｐバイポーラトラン
ジスタとｎｐｎバイポーラトランジスタとが形成されて
いる半導体装置において、前記絶縁性基板上または前記
第１の絶縁膜上には、前記ｐ+型半導体層と前記ｎ+ 型
半導体層とを接続する導電体が形成されていることを特
徴とする半導体装置。 - 【請求項３】 前記導電体が高融点金属または高融点金
属化合物により形成されていることを特徴とする請求項
１または２記載の半導体装置。 - 【請求項４】 前記導電体が前記二つの半導体島領域に
挟まれた領域に形成されていることを特徴とする請求項
１または２記載の半導体装置。 - 【請求項５】 前記導電体が前記半導体島領域のいずれ
か一方または双方の周囲を囲んでいることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項６】 前記導電体が高融点金属プラグにより前
記第２の絶縁膜の表面に引き出されていることを特徴と
する請求項１または２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291558A JP2570148B2 (ja) | 1993-10-28 | 1993-10-28 | 半導体装置 |
| US08/330,588 US5552626A (en) | 1993-10-28 | 1994-10-28 | Semiconductor device having bipolar transistors with commonly interconnected collector regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291558A JP2570148B2 (ja) | 1993-10-28 | 1993-10-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176620A true JPH07176620A (ja) | 1995-07-14 |
| JP2570148B2 JP2570148B2 (ja) | 1997-01-08 |
Family
ID=17770478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291558A Expired - Fee Related JP2570148B2 (ja) | 1993-10-28 | 1993-10-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5552626A (ja) |
| JP (1) | JP2570148B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641691A (en) * | 1995-04-03 | 1997-06-24 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating complementary vertical bipolar junction transistors in silicon-on-sapphire |
| JP3159237B2 (ja) * | 1996-06-03 | 2001-04-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6750528B2 (en) * | 2001-01-23 | 2004-06-15 | Agere Systems Inc. | Bipolar device |
| US6774455B2 (en) * | 2001-10-01 | 2004-08-10 | Texas Instruments Incorporated | Semiconductor device with a collector contact in a depressed well-region |
| US6806159B2 (en) * | 2001-10-01 | 2004-10-19 | Texas Instruments Incorporated | Method for manufacturing a semiconductor device with sinker contact region |
| US6856000B2 (en) * | 2002-10-08 | 2005-02-15 | Texas Instruments Incorporated | Reduce 1/f noise in NPN transistors without degrading the properties of PNP transistors in integrated circuit technologies |
| DE102004055183B3 (de) * | 2004-11-16 | 2006-07-13 | Atmel Germany Gmbh | Integrierte Schaltung und Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen |
| US8409959B2 (en) * | 2007-03-13 | 2013-04-02 | Micron Technology, Inc. | Vertically base-connected bipolar transistor |
| KR100818892B1 (ko) * | 2007-03-19 | 2008-04-03 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338622A (en) * | 1979-06-29 | 1982-07-06 | International Business Machines Corporation | Self-aligned semiconductor circuits and process therefor |
| US4492008A (en) * | 1983-08-04 | 1985-01-08 | International Business Machines Corporation | Methods for making high performance lateral bipolar transistors |
| US4982262A (en) * | 1985-01-15 | 1991-01-01 | At&T Bell Laboratories | Inverted groove isolation technique for merging dielectrically isolated semiconductor devices |
| US5345102A (en) * | 1992-02-28 | 1994-09-06 | Nec Corporation | Bipolar transistor having collector electrode penetrating emitter and base regions |
-
1993
- 1993-10-28 JP JP5291558A patent/JP2570148B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-28 US US08/330,588 patent/US5552626A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570148B2 (ja) | 1997-01-08 |
| US5552626A (en) | 1996-09-03 |
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|---|---|---|---|
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