JPH0258367A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0258367A JPH0258367A JP63208336A JP20833688A JPH0258367A JP H0258367 A JPH0258367 A JP H0258367A JP 63208336 A JP63208336 A JP 63208336A JP 20833688 A JP20833688 A JP 20833688A JP H0258367 A JPH0258367 A JP H0258367A
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- JP
- Japan
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- isolation film
- resistor
- semiconductor device
- film
- capacitance
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関するもので、さらに詳しくは
、アイソレーション膜上に抵抗を形成する場合に適用し
て有効な技術に関するものである。
、アイソレーション膜上に抵抗を形成する場合に適用し
て有効な技術に関するものである。
［従来の技術］
半導体集積回路の抵抗としては、従来、拡散抵抗が用い
られていた。しかし、拡散抵抗の場合には、拡散抵抗形
成領域をＬＯＧＯ８等によって分離する必要があり、そ
の場合バーズビークの発生を見込んで拡散抵抗形成領域
の余裕を大きく取らなければならないという問題があっ
た。そこで。
られていた。しかし、拡散抵抗の場合には、拡散抵抗形
成領域をＬＯＧＯ８等によって分離する必要があり、そ
の場合バーズビークの発生を見込んで拡散抵抗形成領域
の余裕を大きく取らなければならないという問題があっ
た。そこで。
半導体集積回路の高集積化・微細化が要請される今日に
おいては、従来の拡散抵抗に代ってポリシリコン抵抗が
採用されつつある。なお、その場合。
おいては、従来の拡散抵抗に代ってポリシリコン抵抗が
採用されつつある。なお、その場合。
ポリシリコン抵抗を、対基板容量の低減化のためアイソ
レーション酸化膜（ＳｉＯ２膜の）上に形成しているの
が普通である。
レーション酸化膜（ＳｉＯ２膜の）上に形成しているの
が普通である。
このように、ポリシリコン抵抗を有する半導体集積回路
装置は、例えば、特開昭５０−１１６４４号に記載され
ている。
装置は、例えば、特開昭５０−１１６４４号に記載され
ている。
［発明が解決しようとする課題］
しかし、アイソレーション酸化膜（Ｓｉｎ、膜）は熱伝
導率が１．９Ｗ／ｍ”ｃであり熱伝導が悪いため、大電
流通電を行うものでは、ポリシリコン抵抗下のアイソレ
ーション膜の温度上昇が生じ。
導率が１．９Ｗ／ｍ”ｃであり熱伝導が悪いため、大電
流通電を行うものでは、ポリシリコン抵抗下のアイソレ
ーション膜の温度上昇が生じ。
それによって該アイソレーション膜上のポリシリコン抵
抗の抵抗値が変動してしまい１回路電流が流れなくなっ
たり１回路電流が設計値から外れてしまうという問題が
あった。
抗の抵抗値が変動してしまい１回路電流が流れなくなっ
たり１回路電流が設計値から外れてしまうという問題が
あった。
本発明は、かかる点に鑑みなされたもので、信頼性の高
い半導体装置を提供することを目的としている。
い半導体装置を提供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
本発明の半導体装置は、アイソレーション膜を部分的に
薄くし、この薄くした部分に抵抗を設けるようにしたも
のである。
薄くし、この薄くした部分に抵抗を設けるようにしたも
のである。
［作用コ
上記した手段によれば、アイソレーション膜を薄くして
、この薄くなった部分に抵抗を設けるようにしているの
で、アイソレーション膜の熱抵抗が従来に比べて小さく
なるという作用によって、そのアイソレーション膜上の
抵抗の温度上昇を従来に比べて小さく抑えることができ
る。その結果。
、この薄くなった部分に抵抗を設けるようにしているの
で、アイソレーション膜の熱抵抗が従来に比べて小さく
なるという作用によって、そのアイソレーション膜上の
抵抗の温度上昇を従来に比べて小さく抑えることができ
る。その結果。
抵抗における抵抗値の変動が小さくなり、動作不良等の
発生が回避され、ひいては信頼性の高い半導体装置が実
現できることになる。
発生が回避され、ひいては信頼性の高い半導体装置が実
現できることになる。
［実施例］
以下１本発明に係る半導体装置の実施例を図面に基づい
て説明する。
て説明する。
第１図および第３図には本発明に係る半導体装置の実施
例が示されている。
例が示されている。
第１図において符号１はＮＰＮ型バイポーラトランジス
タを表し、符号２はバイポーラトランジスタ１と他の回
路素子およびバイポーラトランジスタ１内のアクティブ
領域とコレクタ引上げ部とを分離するためのＳ ｉ Ｏ
，からなるアイソレーション膜を表し、このアイソレー
ション膜２は部分的に簿くされ、その薄くされた部分に
ポリシリコン抵抗３が形成されている。
タを表し、符号２はバイポーラトランジスタ１と他の回
路素子およびバイポーラトランジスタ１内のアクティブ
領域とコレクタ引上げ部とを分離するためのＳ ｉ Ｏ
，からなるアイソレーション膜を表し、このアイソレー
ション膜２は部分的に簿くされ、その薄くされた部分に
ポリシリコン抵抗３が形成されている。
続いて、第１図に示す半導体装置の構造の詳細をその製
造方法と共に説明する。
造方法と共に説明する。
先ず、Ｐ型のシリコン基板４に部分的にＮ＋型埋込層５
を形成し、この埋込層５を形成したシリコン基板４上に
全面的にＮ型エピタキシャル層６を形成する。続いて、
バイポーラトランジスタ１のアクティブ領域およびコレ
クタ引上げ部以外の領域にあるエピタキシャルＭ６を酸
化膜（ＳｉＯ８膜）７および窒化膜（Ｓｉ、Ｎ４膜）８
をマスクにして削り取る０次に、基板表面に酸化膜９を
５００人程変形成した後、フォトレジスト１０をマスク
にボロンをイオン打込みし、Ｐ１型チャネルストッパ領
域１１を形成する。その後、マスクとなったフォトレジ
スト１０を除去し、さらに熱酸化によってアイソレーシ
ョン膜（Ｓ ｉ Ｏ，膜）１２を形成する。次に５アイ
ソレーシヨン膜１２における抵抗形成予定領域を基板表
面が露出するまで削り、フォトレジスト１０を除去した
後、アイソレーション膜２を削った領域に５００人程変
形酸化膜１３を形成する。そして、その抵抗形成予定領
域に上記酸化膜１３を通して例えばリンをイオン打込み
してＮ＋型半導体領域１４を形成してアニールを施す、
これにより、Ｎ＋型半導体領域１４のリンが拡散してＮ
＋型半導体領域１４はＮ−型半導体領域に変する。次に
、熱酸化により抵抗形成予定領域のアイソレーション膜
１２（便宜上。
を形成し、この埋込層５を形成したシリコン基板４上に
全面的にＮ型エピタキシャル層６を形成する。続いて、
バイポーラトランジスタ１のアクティブ領域およびコレ
クタ引上げ部以外の領域にあるエピタキシャルＭ６を酸
化膜（ＳｉＯ８膜）７および窒化膜（Ｓｉ、Ｎ４膜）８
をマスクにして削り取る０次に、基板表面に酸化膜９を
５００人程変形成した後、フォトレジスト１０をマスク
にボロンをイオン打込みし、Ｐ１型チャネルストッパ領
域１１を形成する。その後、マスクとなったフォトレジ
スト１０を除去し、さらに熱酸化によってアイソレーシ
ョン膜（Ｓ ｉ Ｏ，膜）１２を形成する。次に５アイ
ソレーシヨン膜１２における抵抗形成予定領域を基板表
面が露出するまで削り、フォトレジスト１０を除去した
後、アイソレーション膜２を削った領域に５００人程変
形酸化膜１３を形成する。そして、その抵抗形成予定領
域に上記酸化膜１３を通して例えばリンをイオン打込み
してＮ＋型半導体領域１４を形成してアニールを施す、
これにより、Ｎ＋型半導体領域１４のリンが拡散してＮ
＋型半導体領域１４はＮ−型半導体領域に変する。次に
、熱酸化により抵抗形成予定領域のアイソレーション膜
１２（便宜上。
上記アイソレージ目ン膜と同一符号を用いる）の厚さを
０．３〜０．７μｍ程度にする。その後。
０．３〜０．７μｍ程度にする。その後。
ポリシリコン３を堆積した後１選択エツチングしてポリ
シリコン抵抗３を形成する。その後１通常の工程でもっ
てトランジスタ１のベース領域１６およびエミッタ領域
１７を形成する。なお、第１図および第３図において符
号１８，１９．２０はベース電極、エミッタ電極、コレ
クタ電極をそれぞれ表している。また、符号２１はポリ
シリコン抵抗３にコンタクトするＡＩ２電極を表わして
いる。
シリコン抵抗３を形成する。その後１通常の工程でもっ
てトランジスタ１のベース領域１６およびエミッタ領域
１７を形成する。なお、第１図および第３図において符
号１８，１９．２０はベース電極、エミッタ電極、コレ
クタ電極をそれぞれ表している。また、符号２１はポリ
シリコン抵抗３にコンタクトするＡＩ２電極を表わして
いる。
なお、製造順序は上記順序でなくとも良いことは勿論で
ある。
ある。
上記のように構成された半導体装置によれば下記のよう
な効果を得ることができる。
な効果を得ることができる。
即ち、上記実施例の半導体装置によれば、アイソレーシ
ョン膜２を薄くして、この薄くなった部分の上にポリシ
リコン抵抗３を設けるようにしているので、ポリシリコ
ン抵抗３の下側のアイソレーション膜２の熱抵抗が小さ
くなるという作用によって、そのアイソレーション膜２
上のポリシリコン抵抗３の温度上昇が従来に比べて小さ
くなる。
ョン膜２を薄くして、この薄くなった部分の上にポリシ
リコン抵抗３を設けるようにしているので、ポリシリコ
ン抵抗３の下側のアイソレーション膜２の熱抵抗が小さ
くなるという作用によって、そのアイソレーション膜２
上のポリシリコン抵抗３の温度上昇が従来に比べて小さ
くなる。
その結果、ポリシリコン抵抗２における抵抗値の変動が
小さくなり１回路の動作不良等の発生が回避され、ひい
ては信頼性の高い半導体装置が実現できる。
小さくなり１回路の動作不良等の発生が回避され、ひい
ては信頼性の高い半導体装置が実現できる。
これを具体的に説明すれば次のとおりである。
今、アイソレーション膜の厚さをｔ、ポリシリコン抵抗
の幅をＷ、ポリシリコン抵抗の長さをＬとすれば熱抵抗
Ｒは次式で表される。
の幅をＷ、ポリシリコン抵抗の長さをＬとすれば熱抵抗
Ｒは次式で表される。
ここで、従来の半導体装置の一例を挙げれば、アイソレ
ーション膜の厚さＬが１μｍ、ポリシリコン抵抗の幅Ｗ
が５μｍ、ポリシリコン抵抗の長さしが２０ｐｍであり
、アイソレーション膜１２として用いるＳ ｉ Ｏ２の
熱伝導率は１．９Ｗ／ｍ℃であるから、アイソレーショ
ン膜の熱抵抗Ｒは５２６３℃／Ｗとなる。
ーション膜の厚さＬが１μｍ、ポリシリコン抵抗の幅Ｗ
が５μｍ、ポリシリコン抵抗の長さしが２０ｐｍであり
、アイソレーション膜１２として用いるＳ ｉ Ｏ２の
熱伝導率は１．９Ｗ／ｍ℃であるから、アイソレーショ
ン膜の熱抵抗Ｒは５２６３℃／Ｗとなる。
一方、抵抗を流れる電流Ｉを１５ｍＡ、ポリシリコン抵
抗の抵抗Ｒ１を４００Ωとすれば電力Ｐ（＝工ｚＲ１）
は９０ｍＷとなり上昇温度ΔＴ（＝ＰＸＲ）は４７４℃
となる。
抗の抵抗Ｒ１を４００Ωとすれば電力Ｐ（＝工ｚＲ１）
は９０ｍＷとなり上昇温度ΔＴ（＝ＰＸＲ）は４７４℃
となる。
これに対して、本実施例の半導体装置において。
アイソレーション膜の厚さｔを例えば０．５μｍとした
場合アイソレーション膜３の熱抵抗Ｒ′は従来の半導体
装置の熱抵抗Ｒの１／２となり、その結果、上昇温度へ
Ｔは２３７℃となる。
場合アイソレーション膜３の熱抵抗Ｒ′は従来の半導体
装置の熱抵抗Ｒの１／２となり、その結果、上昇温度へ
Ｔは２３７℃となる。
このようにアイソレーション膜を簿＜シた場合。
ポリシリコン抵抗３の温度上昇を著しく低減できること
になる。
になる。
また、上記実施例の半導体装置によれば、アイソレーシ
ョン膜２下何にＰＮ接合容量が形成されているので、ア
イソレーション膜２を薄くした場合の容量増大が回避さ
れることになる。
ョン膜２下何にＰＮ接合容量が形成されているので、ア
イソレーション膜２を薄くした場合の容量増大が回避さ
れることになる。
つまり、絶縁膜容量Ｃは誘電率をεいアイソレーション
膜（Ｓｉｎよ）の比誘電率をＥいアイソレーション膜の
厚さをｔとすれば次式で表される。
膜（Ｓｉｎよ）の比誘電率をＥいアイソレーション膜の
厚さをｔとすれば次式で表される。
ｃ＝ Ｅ・Ｘ′・
ここで真空の誘電率ε。は８．８６ Ｘ １０−１４Ｆ
／ａ１１．ＳｉＯ□の比Ｉｆｆ率ε１は３．９、従来の
Ｓｉｏ２の厚さしは１μｍであるから、従来の絶縁膜容
量Ｃは次のようになる。
／ａ１１．ＳｉＯ□の比Ｉｆｆ率ε１は３．９、従来の
Ｓｉｏ２の厚さしは１μｍであるから、従来の絶縁膜容
量Ｃは次のようになる。
＝０．０３４６ ｆＦ／μｍ”
これに対して本実施例の半導体装置の絶縁膜容量Ｃ１は
、アイソレーション膜３の厚さが従来の１／２ （０，
５μｍ）であるから従来の２倍即ち０．０６９２ ｆ
Ｆ／ｐｍ”となる。
、アイソレーション膜３の厚さが従来の１／２ （０，
５μｍ）であるから従来の２倍即ち０．０６９２ ｆ
Ｆ／ｐｍ”となる。
このように絶縁膜容量だけを考えれば容量は従来の２倍
となるが、実施例の半導体装置ではアイソレーション膜
２の下側にＰＮ接合を形成している。したがって、絶縁
膜容量Ｃ１と下記のＰＮ接合容量Ｃ２が第１図に示すよ
うに直列に接続されているのと同じ状態となる。
となるが、実施例の半導体装置ではアイソレーション膜
２の下側にＰＮ接合を形成している。したがって、絶縁
膜容量Ｃ１と下記のＰＮ接合容量Ｃ２が第１図に示すよ
うに直列に接続されているのと同じ状態となる。
この場合の、ＰＮ接合容量Ｃ２は、
ｑ：電子１個当りの電荷量、Ｅ６＋誘電率、Ｅ２＝シリ
コンの比誘導率、φ：内蔵電位Ｖ、ＮＡ：アクセプタ不
純物濃度、Ｎｎ：ドナー不純物濃度 で表わされる。
コンの比誘導率、φ：内蔵電位Ｖ、ＮＡ：アクセプタ不
純物濃度、Ｎｎ：ドナー不純物濃度 で表わされる。
ここで電子１個の電荷量ｑは１．６Ｘ］Ｏ−”クーロン
、１ｆｆｉ率Ｅ０は８，８６Ｘ１０−１４Ｆ／ｃ＋ｎ。
、１ｆｆｉ率Ｅ０は８，８６Ｘ１０−１４Ｆ／ｃ＋ｎ。
シリコンの比誘電率ε２は１１．７であり、内蔵電位φ
を０，８Ｖ、アクセプタ不純物ａ度ＮＡを１０１５、ド
ナー不純物１度Ｎｏを１０１７とすれば。
を０，８Ｖ、アクセプタ不純物ａ度ＮＡを１０１５、ド
ナー不純物１度Ｎｏを１０１７とすれば。
ＰＮ接合容ｎｃ、は０．１ ｆＦ／μｍ”となる。
しかして全体の容量Ｃ′は、
で表わされるから上記Ｃ１，Ｃ２を代入すれば全体の容
ｉｃ’ は０．０４１ Ｆ／）ｔｍ”とする。
ｉｃ’ は０．０４１ Ｆ／）ｔｍ”とする。
したがって、従来の寄生容量と略同等レベルに全体の容
量を抑えることができる。
量を抑えることができる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
本発明の半導体装置は、アイソレーション膜を部分的に
薄くし、この薄くした部分にポリシリコン抵抗を設ける
ようにしたので、アイソレーション膜の熱抵抗が小さく
なり、そのアイソレーション膜上のポリシリコン抵抗の
温度上昇を従来に比べて小さく抑えることができる。そ
の結果、ポリシリコン抵抗における抵抗値の変動が小さ
くなり、動作不良等の発生が回避され、ひいては信頼性
の高い半導体装置が実現できることになる。
薄くし、この薄くした部分にポリシリコン抵抗を設ける
ようにしたので、アイソレーション膜の熱抵抗が小さく
なり、そのアイソレーション膜上のポリシリコン抵抗の
温度上昇を従来に比べて小さく抑えることができる。そ
の結果、ポリシリコン抵抗における抵抗値の変動が小さ
くなり、動作不良等の発生が回避され、ひいては信頼性
の高い半導体装置が実現できることになる。
また、上記アイソレーション膜の下側にＰＮ接合を形成
すれば、絶縁膜容量とＰＮ接合容量とが直列接続された
状態となり、アイソレーション膜が薄くなったことに起
因する容量の増大を抑える゛ことができる。
すれば、絶縁膜容量とＰＮ接合容量とが直列接続された
状態となり、アイソレーション膜が薄くなったことに起
因する容量の増大を抑える゛ことができる。
第１図は本発明に係る半導体装置の実施例の縦断面図、
第２図（Ａ）〜（Ｄ）は第１図の半導体装置の製造方法
を工程順に示す縦断面図、 第３図は第１図の半導体装置のレイアウトを示す平面図
である。 ２・・・・アイソレーション膜、３・・・・ポリシリコ
ン抵抗。
を工程順に示す縦断面図、 第３図は第１図の半導体装置のレイアウトを示す平面図
である。 ２・・・・アイソレーション膜、３・・・・ポリシリコ
ン抵抗。
Claims (1)
- 【特許請求の範囲】 １、アイソレーション膜上に抵抗を形成した半導体装置
において、上記アイソレーション膜を部分的に薄くし、
この薄くした部分に上記抵抗を設けるようにしたことを
特徴とする半導体装置。 ２、上記抵抗はポリシリコンによって構成されているこ
とを特徴とする請求項１記載の半導体装置。 ３、上記アイソレーション膜の下側にＰＮ接合容量を形
成したことを特徴とする請求項１または請求項２記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208336A JPH0258367A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208336A JPH0258367A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258367A true JPH0258367A (ja) | 1990-02-27 |
Family
ID=16554585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208336A Pending JPH0258367A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177871A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 半導体集積回路 |
| JPH05121664A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置 |
-
1988
- 1988-08-24 JP JP63208336A patent/JPH0258367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177871A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 半導体集積回路 |
| JPH05121664A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置 |
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