JPH07182199A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07182199A JPH07182199A JP5324973A JP32497393A JPH07182199A JP H07182199 A JPH07182199 A JP H07182199A JP 5324973 A JP5324973 A JP 5324973A JP 32497393 A JP32497393 A JP 32497393A JP H07182199 A JPH07182199 A JP H07182199A
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- microprogram
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- 238000012360 testing method Methods 0.000 claims abstract description 32
- 230000010365 information processing Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】マイクロ制御方式の情報処理装置においてテス
ト専用の外部端子を増加することなくテスおを可能にす
る。 【構成】命令レジスタ１２の出力と外部端子２１から入
力されたマイクロＲＯＭアドレスを切り替えるマイクロ
ＲＯＭアドレス選択回路１９と、命令開始タイミングで
マイクロＲＯＭの出力で指定されるマイクロアドレスと
アドレス選択回路１９の出力を切り替えるマイクロＲＯ
Ｍアドレス切替回路２２をもち、テスト時のマイクロス
テップの開始タイミングで外部端子からアドレスを入力
し、その後はマイクロＲＯＭに書かれたマイクロフロー
に従ってマイクロステップを実行する。したがって、外
部端子からマイクロＲＯＭのアドレスを入力すること
で、テストが容易になり、マイクロフローの実行開始後
は外部端子をアドレス入力以外の用途に使用できるため
少ない端子数でテストすることが出来る。
ト専用の外部端子を増加することなくテスおを可能にす
る。 【構成】命令レジスタ１２の出力と外部端子２１から入
力されたマイクロＲＯＭアドレスを切り替えるマイクロ
ＲＯＭアドレス選択回路１９と、命令開始タイミングで
マイクロＲＯＭの出力で指定されるマイクロアドレスと
アドレス選択回路１９の出力を切り替えるマイクロＲＯ
Ｍアドレス切替回路２２をもち、テスト時のマイクロス
テップの開始タイミングで外部端子からアドレスを入力
し、その後はマイクロＲＯＭに書かれたマイクロフロー
に従ってマイクロステップを実行する。したがって、外
部端子からマイクロＲＯＭのアドレスを入力すること
で、テストが容易になり、マイクロフローの実行開始後
は外部端子をアドレス入力以外の用途に使用できるため
少ない端子数でテストすることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、マ
イクロプログラム方式の情報処理装置におけるテスト回
路の改善に関する。
イクロプログラム方式の情報処理装置におけるテスト回
路の改善に関する。
【０００２】
【従来の技術】この種の情報処理装置のテスト回路の一
例が特開昭６２−２７８６４５号公報に記載されてい
る。同公報に記載の情報処理装置の主要部のブロック図
を示した図５を参照すると、この情報処理装置は、命令
ＲＯＭ１１、命令レジスタ１２、マイクロプログラムＲ
ＯＭ（以下、マイクロＲＯＭと称す）アドレスレジスタ
１３、デコーダおよびマイクロＲＯＭからなるマイクロ
ＲＯＭ部１４、ラッチ回路１５、制御信号発生回路１
７、マイクロＲＯＭアドレス選択回路、ラッチ回路２０
および外部入力端子群（以下、外部端子と称す）２１を
備え、命令ＲＯＭ１１の出力が命令レジスタ１２にセッ
トされ、命令レジスタ１２の出力がマイクロＲＯＭアド
レスレジスタ１３に格納されクロック反転φに応答して
マイクロＲＯＭアドレス選択回路１９に供給される。
例が特開昭６２−２７８６４５号公報に記載されてい
る。同公報に記載の情報処理装置の主要部のブロック図
を示した図５を参照すると、この情報処理装置は、命令
ＲＯＭ１１、命令レジスタ１２、マイクロプログラムＲ
ＯＭ（以下、マイクロＲＯＭと称す）アドレスレジスタ
１３、デコーダおよびマイクロＲＯＭからなるマイクロ
ＲＯＭ部１４、ラッチ回路１５、制御信号発生回路１
７、マイクロＲＯＭアドレス選択回路、ラッチ回路２０
および外部入力端子群（以下、外部端子と称す）２１を
備え、命令ＲＯＭ１１の出力が命令レジスタ１２にセッ
トされ、命令レジスタ１２の出力がマイクロＲＯＭアド
レスレジスタ１３に格納されクロック反転φに応答して
マイクロＲＯＭアドレス選択回路１９に供給される。
【０００３】一方、外部端子２１から供給されるテスト
時のアドレス信号もラッチ回路２０にラッチされた後、
マイクロＲＯＭアドレス選択回路１９に供給される。こ
れらマイクロＲＯＭアドレスレジスタ１３およびラッチ
回路２０の出力は、入力外部端子群２１の中のテスト端
子から供給されるテスト信号ＴＥＳＴ１に応答して、ハ
イ（Ｈ）レベルのときはラッチ回路２０の出力が、ロウ
（Ｌ）レベルのときはマイクロＲＯＭアドレスレジスタ
１２にセットされたアドレス値がそれぞれ選択され、マ
イクロＲＯＭ部１４に供給される。
時のアドレス信号もラッチ回路２０にラッチされた後、
マイクロＲＯＭアドレス選択回路１９に供給される。こ
れらマイクロＲＯＭアドレスレジスタ１３およびラッチ
回路２０の出力は、入力外部端子群２１の中のテスト端
子から供給されるテスト信号ＴＥＳＴ１に応答して、ハ
イ（Ｈ）レベルのときはラッチ回路２０の出力が、ロウ
（Ｌ）レベルのときはマイクロＲＯＭアドレスレジスタ
１２にセットされたアドレス値がそれぞれ選択され、マ
イクロＲＯＭ部１４に供給される。
【０００４】マイクロＲＯＭ部１４の出力のうち、数ビ
ットの信号が次アドレスの値としてマイクロＲＯＭアド
レスレジスタ１３に格納され、残りのビットは制御信号
発生回路１７に供給されて制御信号が生成される構成に
なっている。
ットの信号が次アドレスの値としてマイクロＲＯＭアド
レスレジスタ１３に格納され、残りのビットは制御信号
発生回路１７に供給されて制御信号が生成される構成に
なっている。
【０００５】再び図５を参照しながら動作を説明する
と、通常の命令実行時には、ＴＥＳＴ１信号をＬレベル
に固定しておく。命令ＲＯＭ１１から読み出された命令
コードが命令レジスタ１２にセットされるが、ＴＥＳＴ
１信号がＬレベルであるので命令レジスタ１２の内容が
マイクロＲＯＭアドレスレジスタ１３に転送される。
と、通常の命令実行時には、ＴＥＳＴ１信号をＬレベル
に固定しておく。命令ＲＯＭ１１から読み出された命令
コードが命令レジスタ１２にセットされるが、ＴＥＳＴ
１信号がＬレベルであるので命令レジスタ１２の内容が
マイクロＲＯＭアドレスレジスタ１３に転送される。
【０００６】マイクロＲＯＭアドレス選択回路１９はマ
イクロＲＯＭアドレスレジスタ１３にセットされたアド
レス値を選択し、命令固有な一連のマイクロステップの
実行が開始される。
イクロＲＯＭアドレスレジスタ１３にセットされたアド
レス値を選択し、命令固有な一連のマイクロステップの
実行が開始される。
【０００７】マイクロＲＯＭ１４から先頭アドレスの内
容が読み出され、ラッチ回路１５にラッチされる。制御
信号発生回路１７はラッチ回路１５にラッチされた情報
に基づき制御信号１８を出力する。
容が読み出され、ラッチ回路１５にラッチされる。制御
信号発生回路１７はラッチ回路１５にラッチされた情報
に基づき制御信号１８を出力する。
【０００８】一方、ラッチ回路１５の数ビット分の出力
信号１６で次のマイクロＲＯＭアドレスが決定し、引続
きマイクロステップの実行が行われる。
信号１６で次のマイクロＲＯＭアドレスが決定し、引続
きマイクロステップの実行が行われる。
【０００９】テストモードでは、ＴＥＳＴ１信号をＨレ
ベルに設定する。ＴＥＳＴ１信号がＨレベルであるか
ら、マイクロＲＯＭアドレス選択回路１９は外部端子２
１から供給され、かつラッチ回路２０にラッチされたテ
スト用のアドレス値を選択し、命令実行による命令固有
の実行フローとは関係なく動作し、入力されたアドレス
で指定されたマイクロステップが順次実行される。
ベルに設定する。ＴＥＳＴ１信号がＨレベルであるか
ら、マイクロＲＯＭアドレス選択回路１９は外部端子２
１から供給され、かつラッチ回路２０にラッチされたテ
スト用のアドレス値を選択し、命令実行による命令固有
の実行フローとは関係なく動作し、入力されたアドレス
で指定されたマイクロステップが順次実行される。
【００１０】
【発明が解決しようとする課題】近年マイクロコンピュ
ータが複雑な命令を含むようになり、マイクロステップ
が複雑になってきたことに伴い、マイクロ命令のアドレ
スもビット数が増大してきた。例えば、２Ｋステップの
マイクロ命令があればマイクロ命令のアドレスは１１ビ
ットになる。また、タイマやシリアルインターフェース
などを内蔵する機能ブロックが複雑になるにもかかわら
ず、装置を小型化する要求に応えるためパッケージの小
型化が必要になってきた。
ータが複雑な命令を含むようになり、マイクロステップ
が複雑になってきたことに伴い、マイクロ命令のアドレ
スもビット数が増大してきた。例えば、２Ｋステップの
マイクロ命令があればマイクロ命令のアドレスは１１ビ
ットになる。また、タイマやシリアルインターフェース
などを内蔵する機能ブロックが複雑になるにもかかわら
ず、装置を小型化する要求に応えるためパッケージの小
型化が必要になってきた。
【００１１】しかし、従来の情報処理装置ではマイクロ
命令のアドレスを入力するための端子が必要になり、端
子数の増加を招いてしまう欠点がある。
命令のアドレスを入力するための端子が必要になり、端
子数の増加を招いてしまう欠点がある。
【００１２】本発明の目的は上述した従来の欠点に鑑み
なされたものであり、情報処理装置のテスト専用の外部
端子数を増加させることなくテストが実行出来るように
することにある。
なされたものであり、情報処理装置のテスト専用の外部
端子数を増加させることなくテストが実行出来るように
することにある。
【００１３】
【課題を解決するための手段】本発明の情報処理装置
は、通常動作時に命令レジスタの内容がマイクロプログ
ラムＲＯＭアドレスレジスタにセットされ、その値がマ
イクロプログラムＲＯＭアドレス選択回路で選択されて
命令固有の一連のマイクロステップの実行が開始される
とともに、マイクロプログラムを格納したマイクロプロ
グラムＲＯＭ部から先頭アドレスの内容が第１のラッチ
回路にラッチされ、このラッチ回路の所定ビット分の出
力で前記マイクロプログラムＲＯＭ部の次アドレスが前
記マイクロプログラムＲＯＭレジスタにセットされ、テ
スト時には外部端子から供給される所定のマイクロステ
ップのアドレス値が第２のラッチ回路にラッチされた
後、その出力信号がテスト信号に応答して前記マイクロ
プログラムＲＯＭ選択回路で選択されるマイクロプログ
ラム方式の情報処理装置において；前記テスト時には前
記外部端子から供給されるアドレス値に基づき所定のマ
イクロプログラム処理の実行開始アドレスのみを指定
し、この実行開始アドレスに続く前記マイクロプログラ
ム処理は前記マイクロプログラムＲＯＭ部から読み出さ
れたデータに基づき次のマイクロステップを選択して実
行する手段を備えたことを特徴とする。
は、通常動作時に命令レジスタの内容がマイクロプログ
ラムＲＯＭアドレスレジスタにセットされ、その値がマ
イクロプログラムＲＯＭアドレス選択回路で選択されて
命令固有の一連のマイクロステップの実行が開始される
とともに、マイクロプログラムを格納したマイクロプロ
グラムＲＯＭ部から先頭アドレスの内容が第１のラッチ
回路にラッチされ、このラッチ回路の所定ビット分の出
力で前記マイクロプログラムＲＯＭ部の次アドレスが前
記マイクロプログラムＲＯＭレジスタにセットされ、テ
スト時には外部端子から供給される所定のマイクロステ
ップのアドレス値が第２のラッチ回路にラッチされた
後、その出力信号がテスト信号に応答して前記マイクロ
プログラムＲＯＭ選択回路で選択されるマイクロプログ
ラム方式の情報処理装置において；前記テスト時には前
記外部端子から供給されるアドレス値に基づき所定のマ
イクロプログラム処理の実行開始アドレスのみを指定
し、この実行開始アドレスに続く前記マイクロプログラ
ム処理は前記マイクロプログラムＲＯＭ部から読み出さ
れたデータに基づき次のマイクロステップを選択して実
行する手段を備えたことを特徴とする。
【００１４】また、前記手段は、前記マイクロプログラ
ムＲＯＭアドレス選択回路と前記マイクロプログラムＲ
ＯＭ部との間にマイクロプログラムＲＯＭアドレス切替
回路および前記マイクロプログラムＲＯＭレジスタが挿
入され、命令開始タイミングで命令開始信号に応答して
前記マイクロプログラムＲＯＭアドレス切替回路が前記
第１のラッチ回路の出力および前記マイクロプラグラム
ＲＯＭアドレス選択回路の出力の少なくとも一方を選択
して前記マイクロＲＯＭレジスタに供給するように構成
されることを特徴とする。
ムＲＯＭアドレス選択回路と前記マイクロプログラムＲ
ＯＭ部との間にマイクロプログラムＲＯＭアドレス切替
回路および前記マイクロプログラムＲＯＭレジスタが挿
入され、命令開始タイミングで命令開始信号に応答して
前記マイクロプログラムＲＯＭアドレス切替回路が前記
第１のラッチ回路の出力および前記マイクロプラグラム
ＲＯＭアドレス選択回路の出力の少なくとも一方を選択
して前記マイクロＲＯＭレジスタに供給するように構成
されることを特徴とする。
【００１５】さらにまた、前記外部端子から与えられる
前記実行開始アドレスが前記第２のラッチ回路にラッチ
された後、前記外部端子が所定の信号の入力端子または
出力端子のいずれかに用いられることを特徴とする。
前記実行開始アドレスが前記第２のラッチ回路にラッチ
された後、前記外部端子が所定の信号の入力端子または
出力端子のいずれかに用いられることを特徴とする。
【００１６】
【実施例】次に本発明の実施例を図面を参照しながら説
明する。本発明の第１の実施例をブロック図で示した図
１を参照すると、従来例と異なる部分は、マイクロＲＯ
Ｍアドレス切替回路２２および切替回路２３が新たに追
加され、制御信号発生回路１７の出力の一方および内部
回路２４の出力信号の少なくとも一方を切替回路２３で
選択して外部端子２１に出力するようにしたことであ
る。
明する。本発明の第１の実施例をブロック図で示した図
１を参照すると、従来例と異なる部分は、マイクロＲＯ
Ｍアドレス切替回路２２および切替回路２３が新たに追
加され、制御信号発生回路１７の出力の一方および内部
回路２４の出力信号の少なくとも一方を切替回路２３で
選択して外部端子２１に出力するようにしたことであ
る。
【００１７】すなわち、マイクロＲＯＭアドレス選択回
路１９とマイクロＲＯＭ部１４との間にマイクロＲＯＭ
アドレス切替回路２２およびマイクロＲＯＭアドレスレ
ジスタが挿入され、命令開始タイミングで実行ユニット
（不図示）から供給される命令開始信号ＭＳＴＡＲＴに
応答して、マイクロＲＯＭアドレス切替回路２２がラッ
チ回路１５の出力およびマイクロＲＯＭアドレス選択回
路１９の出力の少なくとも一方を選択してマイクロＲＯ
Ｍレジスタ１３に供給する。その結果がモニター出来る
ように制御信号発生回路１７により与られる所定の制御
信号１８および内部回路２４から出力される所定の信号
の少なくとも一方が外部から供給される第２のテスト信
号ＴＥＳＴ２に応答して切替回路２３により選択されて
外部端子２１に出力される構成とする。
路１９とマイクロＲＯＭ部１４との間にマイクロＲＯＭ
アドレス切替回路２２およびマイクロＲＯＭアドレスレ
ジスタが挿入され、命令開始タイミングで実行ユニット
（不図示）から供給される命令開始信号ＭＳＴＡＲＴに
応答して、マイクロＲＯＭアドレス切替回路２２がラッ
チ回路１５の出力およびマイクロＲＯＭアドレス選択回
路１９の出力の少なくとも一方を選択してマイクロＲＯ
Ｍレジスタ１３に供給する。その結果がモニター出来る
ように制御信号発生回路１７により与られる所定の制御
信号１８および内部回路２４から出力される所定の信号
の少なくとも一方が外部から供給される第２のテスト信
号ＴＥＳＴ２に応答して切替回路２３により選択されて
外部端子２１に出力される構成とする。
【００１８】それ以外の構成は従来例と同様であり、同
一構成要素には同一符号を付して構成の説明は省略す
る。
一構成要素には同一符号を付して構成の説明は省略す
る。
【００１９】図１に併せて通常動作時の動作説明用タイ
ミングチャートを示した図２、およびテスト時の動作説
明用タイミングチャートを示した図３を参照しながら動
作を説明すると、通常動作時はＴＥＳＴ１信号はＬレベ
ルに固定されている。
ミングチャートを示した図２、およびテスト時の動作説
明用タイミングチャートを示した図３を参照しながら動
作を説明すると、通常動作時はＴＥＳＴ１信号はＬレベ
ルに固定されている。
【００２０】命令ＲＯＭ１１から読み出された命令コー
ドが命令レジスタ１２に供給されるがＴＥＳＴ１信号が
Ｌレベルであるから、命令レジスタ１２の内容ａ１がＲ
ＯＭアドレス切替回路２２に供給される。命令開始タイ
ミングで命令開始信号ＭＳＴＡＲＴがＨレベルになり、
命令レジスタ１２の内容ａ１がマイクロＲＯＭアドレス
レジスタ１３に転送され、命令固有の一連のマイクロス
テップの実行が開始される。
ドが命令レジスタ１２に供給されるがＴＥＳＴ１信号が
Ｌレベルであるから、命令レジスタ１２の内容ａ１がＲ
ＯＭアドレス切替回路２２に供給される。命令開始タイ
ミングで命令開始信号ＭＳＴＡＲＴがＨレベルになり、
命令レジスタ１２の内容ａ１がマイクロＲＯＭアドレス
レジスタ１３に転送され、命令固有の一連のマイクロス
テップの実行が開始される。
【００２１】マイクロＲＯＭ部１４から先頭アドレスの
内容ａ１が読み出され、ラッチ回路１５にラッチされ
る。制御信号発生回路１７はラッチ回路１５にラッチさ
れた情報（ａ１）に基づき制御信号１８を出力する。
内容ａ１が読み出され、ラッチ回路１５にラッチされ
る。制御信号発生回路１７はラッチ回路１５にラッチさ
れた情報（ａ１）に基づき制御信号１８を出力する。
【００２２】マイクロステップの実行開始後は、命令開
始信号ＭＳＴＡＲＴはＬレベルになり、ラッチ回路１５
の数ビット分の出力１６が次のマイクロＲＯＭアドレス
ａ２を決定し、引続きマイクロステップの実行が行われ
る。
始信号ＭＳＴＡＲＴはＬレベルになり、ラッチ回路１５
の数ビット分の出力１６が次のマイクロＲＯＭアドレス
ａ２を決定し、引続きマイクロステップの実行が行われ
る。
【００２３】テスト時には、ＴＥＳＴ１信号をＨレベル
に設定する。図３を参照すると、ＴＥＳＴ１信号がＨレ
ベルに応答してマイクロＲＯＭアドレス選択回路１９は
外部端子２１から入力され、かつラッチ回路２０にラッ
チされたアドレス値Ａ１を選択する。
に設定する。図３を参照すると、ＴＥＳＴ１信号がＨレ
ベルに応答してマイクロＲＯＭアドレス選択回路１９は
外部端子２１から入力され、かつラッチ回路２０にラッ
チされたアドレス値Ａ１を選択する。
【００２４】命令開始タイミングで命令開始信号ＭＳＴ
ＡＲＴがＨレベルになり、ラッチ回路２０の内容がマイ
クロＲＯＭアドレスレジスタ１３に転送され、外部端子
２１から供給されたマイクロアドレスＡ１を先頭番地と
したマイクロステップの実行が開始される。
ＡＲＴがＨレベルになり、ラッチ回路２０の内容がマイ
クロＲＯＭアドレスレジスタ１３に転送され、外部端子
２１から供給されたマイクロアドレスＡ１を先頭番地と
したマイクロステップの実行が開始される。
【００２５】マイクロＲＯＭ部１４から先頭アドレスＡ
１の内容（Ａ１）が読み出され、ラッチ回路１５にラッ
チされる。制御信号発生回路１７はラッチ回路１５にラ
ッチされた情報（Ａ１），（Ａ２），…に基づき制御信
号１８を出力する。
１の内容（Ａ１）が読み出され、ラッチ回路１５にラッ
チされる。制御信号発生回路１７はラッチ回路１５にラ
ッチされた情報（Ａ１），（Ａ２），…に基づき制御信
号１８を出力する。
【００２６】マイクロステップの実行開始後は、命令開
始信号ＭＳＴＡＲＴはＬレベルになり、ラッチ回路１５
の数ビット分の出力１６が次のマイクロＲＯＭアドレス
Ａ２を決定し、引続きマイクロステップの実行が行われ
る。
始信号ＭＳＴＡＲＴはＬレベルになり、ラッチ回路１５
の数ビット分の出力１６が次のマイクロＲＯＭアドレス
Ａ２を決定し、引続きマイクロステップの実行が行われ
る。
【００２７】命令の開始タイミング以降は制御信号１８
が外部端子２１から出力され、制御信号１８または内部
回路２４の出力信号を情報処理装置の外部からモニタす
ることができる。
が外部端子２１から出力され、制御信号１８または内部
回路２４の出力信号を情報処理装置の外部からモニタす
ることができる。
【００２８】本発明の第２の実施例のブロック図を示し
た図４を参照すると、外部端子２１に制御信号１８は出
力されず他のブロックからの信号のみが接続されてい
る。
た図４を参照すると、外部端子２１に制御信号１８は出
力されず他のブロックからの信号のみが接続されてい
る。
【００２９】したがって、テストモードで命令の開始タ
イミング以外は外部端子２１を別のブロックのテスト信
号を入力したり、あるいは出力信号のモニタ用の端子に
使用する。この例の場合は切替回路２３が不要となるの
でその制御信号（ＴＥＳＴ２）の入力端子およびその配
線も不要となる。
イミング以外は外部端子２１を別のブロックのテスト信
号を入力したり、あるいは出力信号のモニタ用の端子に
使用する。この例の場合は切替回路２３が不要となるの
でその制御信号（ＴＥＳＴ２）の入力端子およびその配
線も不要となる。
【００３０】
【発明の効果】以上説明したように従来の情報処理装置
ではテスト時には、外部端子から供給されるアドレス値
に基づき所定のマイクロプログラム処理の実行開始アド
レスのみを指定し、この実行開始アドレスに続く次のマ
イクロプログラム処理は、マイクロＲＯＭ部から読み出
されたデータに基づきマイクロステップを選択して実行
する手段を備えている。したがって、従来はテスト時
に、外部端子をマイクロＲＯＭのアドレス入力にしか使
用できなかったが、本発明の回路を使用することで外部
端子をマイクロＲＯＭアドレスの入力と制御信号のモニ
タに使用することができ、マイクロＲＯＭ部のテストに
必要な端子数を減らすことができる。
ではテスト時には、外部端子から供給されるアドレス値
に基づき所定のマイクロプログラム処理の実行開始アド
レスのみを指定し、この実行開始アドレスに続く次のマ
イクロプログラム処理は、マイクロＲＯＭ部から読み出
されたデータに基づきマイクロステップを選択して実行
する手段を備えている。したがって、従来はテスト時
に、外部端子をマイクロＲＯＭのアドレス入力にしか使
用できなかったが、本発明の回路を使用することで外部
端子をマイクロＲＯＭアドレスの入力と制御信号のモニ
タに使用することができ、マイクロＲＯＭ部のテストに
必要な端子数を減らすことができる。
【００３１】また、別の機能ブロックのテスト信号の入
出力端子としても使用すれば、２つのブロックを同時に
テストすることができ、テスト時間を短縮することが出
来る。
出力端子としても使用すれば、２つのブロックを同時に
テストすることができ、テスト時間を短縮することが出
来る。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における通常動作時の動作説明用
タイミングチャートである。
タイミングチャートである。
【図３】第１の実施例におけるテスト時の動作説明用タ
イミングチャートである。
イミングチャートである。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
１１ 命令ＲＯＭ １２ 命令レジスタ １３ マイクロＲＯＭアドレスレジスタ １４ マイクロＲＯＭ部 １５，２０ ラッチ回路 １６ マイクロＲＯＭ部１４の出力のビット数 １７ 制御信号発生回路 １８ 制御信号 １９ マイクロＲＯＭアドレス切替回路 ２１ 外部端子 ２２ ＲＯＭアドレス切替回路 ２３ テスト信号（ＴＥＳＴ１） ２４ 切替回路 ２５ 内部回路
Claims (3)
- 【請求項１】 通常動作時に命令レジスタの内容がマイ
クロプログラムＲＯＭアドレスレジスタにセットされ、
その値がマイクロプログラムＲＯＭアドレス選択回路で
選択されて命令固有の一連のマイクロステップの実行が
開始されるとともに、マイクロプログラムを格納したマ
イクロプログラムＲＯＭ部から先頭アドレスの内容が第
１のラッチ回路にラッチされ、このラッチ回路の所定ビ
ット分の出力で前記マイクロプログラムＲＯＭ部の次ア
ドレスが前記マイクロプログラムＲＯＭレジスタにセッ
トされ、テスト時には外部端子から供給される所定のマ
イクロステップのアドレス値が第２のラッチ回路にラッ
チされた後、その出力信号がテスト信号に応答して前記
マイクロプログラムＲＯＭ選択回路で選択されるマイク
ロプログラム方式の情報処理装置において；前記テスト
時には前記外部端子から供給されるアドレス値に基づき
所定のマイクロプログラム処理の実行開始アドレスのみ
を指定し、この実行開始アドレスに続く前記マイクロプ
ログラム処理は前記マイクロプログラムＲＯＭ部から読
み出されたデータに基づき次のマイクロステップを選択
して実行する手段を備えたことを特徴とする情報処理装
置。 - 【請求項２】 前記手段は、前記マイクロプログラムＲ
ＯＭアドレス選択回路と前記マイクロプログラムＲＯＭ
部との間にマイクロプログラムＲＯＭアドレス切替回路
および前記マイクロプログラムＲＯＭレジスタが挿入さ
れ、命令開始タイミングで命令開始信号に応答して前記
マイクロプログラムＲＯＭアドレス切替回路が前記第１
のラッチ回路の出力および前記マイクロプラグラムＲＯ
Ｍアドレス選択回路の出力の少なくとも一方を選択して
前記マイクロＲＯＭレジスタに供給するように構成され
ることを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記外部端子から与えられる前記実行開
始アドレスが前記第２のラッチ回路にラッチされた後、
前記外部端子が所定の信号の入力端子または出力端子の
いずれかに用いられることを特徴とする請求項１記載の
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324973A JP2715872B2 (ja) | 1993-12-22 | 1993-12-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324973A JP2715872B2 (ja) | 1993-12-22 | 1993-12-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182199A true JPH07182199A (ja) | 1995-07-21 |
| JP2715872B2 JP2715872B2 (ja) | 1998-02-18 |
Family
ID=18171702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324973A Expired - Lifetime JP2715872B2 (ja) | 1993-12-22 | 1993-12-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715872B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278645A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | マイクロコンピユ−タ |
-
1993
- 1993-12-22 JP JP5324973A patent/JP2715872B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278645A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715872B2 (ja) | 1998-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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