JPH04251331A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04251331A JPH04251331A JP3000849A JP84991A JPH04251331A JP H04251331 A JPH04251331 A JP H04251331A JP 3000849 A JP3000849 A JP 3000849A JP 84991 A JP84991 A JP 84991A JP H04251331 A JPH04251331 A JP H04251331A
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- 230000010365 information processing Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にマイクロ命令により制御されて動作する情報処理装置
に関する。
にマイクロ命令により制御されて動作する情報処理装置
に関する。
【０００２】
【従来の技術】従来のこの種の情報処理装置は、単一周
期のクロック信号によって動作し、任意のマイクロ命令
の実行アドレスにより異る周期のクロック信号に切替え
て動作する機能を有していなかった。
期のクロック信号によって動作し、任意のマイクロ命令
の実行アドレスにより異る周期のクロック信号に切替え
て動作する機能を有していなかった。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、単一周期のクロック信号で動作しているので
、ハードウェア部により実行される処理動作とマイクロ
プログラム部により実行される処理動作を含む装置にお
いては、たとえば、ハードウェア部により処理される場
合の方がマイクロプログラム部によって実行される時間
より長い場合には、前者で実行可能なクロック周期を使
用しているので、マイクロプログラム部が動作すること
ができる短い周期のクロック信号を使用することができ
ないので情報の処理速度を早くすることができない欠点
があった。
理装置は、単一周期のクロック信号で動作しているので
、ハードウェア部により実行される処理動作とマイクロ
プログラム部により実行される処理動作を含む装置にお
いては、たとえば、ハードウェア部により処理される場
合の方がマイクロプログラム部によって実行される時間
より長い場合には、前者で実行可能なクロック周期を使
用しているので、マイクロプログラム部が動作すること
ができる短い周期のクロック信号を使用することができ
ないので情報の処理速度を早くすることができない欠点
があった。
【０００４】また、マイクロ命令群のみで予め設定され
た処理を行う装置において、ほとんどのマイクロ命令を
実行する場合の実行時間は短いが、その内の一部のマイ
クロ命令による実行時間が長い場合には、最も実行時間
の長いマイクロ命令を実行可能な周期のクロック信号を
使用しなければならないので、上述したマイクロ命令群
の命令を実行させる場合には全体としてクロック信号の
周期を短くすることができなず情報の処理時間を短くで
きないという欠点があった。
た処理を行う装置において、ほとんどのマイクロ命令を
実行する場合の実行時間は短いが、その内の一部のマイ
クロ命令による実行時間が長い場合には、最も実行時間
の長いマイクロ命令を実行可能な周期のクロック信号を
使用しなければならないので、上述したマイクロ命令群
の命令を実行させる場合には全体としてクロック信号の
周期を短くすることができなず情報の処理時間を短くで
きないという欠点があった。
【０００５】本発明の目的は、早い速度で実行すること
ができる命令を実行する場合には短い周期を持つクロッ
ク信号を使用しまた遅い速度で実行しなければならない
命令を実行する場合にはこのような命令を実行すること
が可能な長い周期を持つクロック信号を選択して使用す
ることができる情報処理装置を提供することにある。
ができる命令を実行する場合には短い周期を持つクロッ
ク信号を使用しまた遅い速度で実行しなければならない
命令を実行する場合にはこのような命令を実行すること
が可能な長い周期を持つクロック信号を選択して使用す
ることができる情報処理装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の情報処理装置は
、制御記憶手段に格納されているマイクロ命令のアドレ
スをその実行順に保持しているマイクロ命令保持手段か
らのアドレス信号に従って前記制御記憶手段から前記ア
ドレス信号で指定されたアドレスに格納されているマイ
クロ命令を取り出しマイクロ命令実行手段により前記取
り出したマイクロ命令に応じた処理を実行することによ
り予め設定された情報の処理を行う情報処理装置におい
て、予め決められた複数のマイクロ命令アドレスを記憶
しておきこの記憶しているマイクロ命令アドレス信号と
前記マイクロ命令アドレス保持手段から出力されるアド
レス信号と比較して一致したとき前記一致したマイクロ
命令アドレスに応じた一致信号を出力するマイクロ命令
アドレス比較手段と、前記マイクロ命令アドレス比較手
段からの一致信号に対応した周期を持つクロック信号を
指定する選択信号を出力するクロック周期切替指示手段
と、前記選択信号に対応した互いに異る周期を持つクロ
ック信号を生成するクロック発生手段と、前記クロック
信号を指定する選択信号で指定された周期を持つクロッ
ク信号を前記クロック発生手段から選択して出力するク
ロック周期切替指示手段とで構成されている。
、制御記憶手段に格納されているマイクロ命令のアドレ
スをその実行順に保持しているマイクロ命令保持手段か
らのアドレス信号に従って前記制御記憶手段から前記ア
ドレス信号で指定されたアドレスに格納されているマイ
クロ命令を取り出しマイクロ命令実行手段により前記取
り出したマイクロ命令に応じた処理を実行することによ
り予め設定された情報の処理を行う情報処理装置におい
て、予め決められた複数のマイクロ命令アドレスを記憶
しておきこの記憶しているマイクロ命令アドレス信号と
前記マイクロ命令アドレス保持手段から出力されるアド
レス信号と比較して一致したとき前記一致したマイクロ
命令アドレスに応じた一致信号を出力するマイクロ命令
アドレス比較手段と、前記マイクロ命令アドレス比較手
段からの一致信号に対応した周期を持つクロック信号を
指定する選択信号を出力するクロック周期切替指示手段
と、前記選択信号に対応した互いに異る周期を持つクロ
ック信号を生成するクロック発生手段と、前記クロック
信号を指定する選択信号で指定された周期を持つクロッ
ク信号を前記クロック発生手段から選択して出力するク
ロック周期切替指示手段とで構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の情報処理装置の一実施例を
示すブロック図である。
示すブロック図である。
【０００９】論理回路部１は複数のマイクロ命令を記憶
している制御記憶手段３と、前述の制御記憶手段３に記
憶されているマイクロ命令のアドレスを実行順に保持し
ているマイクロ命令アドレス保持手段７と、このマイク
ロ命令アドレス保持手段７から出力されるアドレス信号
１０３によって制御記憶手段３から出力されるマイクロ
命令１００を一時保持するマイクロ命令保持手段４と、
このマイクロ命令保持手段４が保持しているマイクロ命
令１０１をデコードし後述するマイクロ命令実行手段が
動作可能な命令１０２に変換出力するマイクロ命令デコ
ード手段５と、このデコードされた命令１０２に応じた
情報の処理を行うマイクロ命令実行手段６と、前述した
制御記憶手段３内に格納されているマイクロ命令の内で
予め決められた複数のマイクロ命令が格納されている前
述の制御記憶手段３内のアドレスを記憶しており前述の
マイクロ命令アドレス保持手段７から出力されるアドレ
ス信号１０４と前述した予め記憶しているマイクロ命令
のアドレスとを比較しこれら両者が一致したときは一致
したアドレス別に一致信号（図１においては１１０と１
１１の二つの信号）を出力するマイクロ命令アドレス比
較手段８と、これらの一致信号１１０と１１１に応じた
周期を持つクロック信号を指定するクロック切替指示手
段９とで構成されている。これらの各構成要素は後述す
るクロック回路部２から出力されるクロック信号１０９
によって同期制御が行われる。
している制御記憶手段３と、前述の制御記憶手段３に記
憶されているマイクロ命令のアドレスを実行順に保持し
ているマイクロ命令アドレス保持手段７と、このマイク
ロ命令アドレス保持手段７から出力されるアドレス信号
１０３によって制御記憶手段３から出力されるマイクロ
命令１００を一時保持するマイクロ命令保持手段４と、
このマイクロ命令保持手段４が保持しているマイクロ命
令１０１をデコードし後述するマイクロ命令実行手段が
動作可能な命令１０２に変換出力するマイクロ命令デコ
ード手段５と、このデコードされた命令１０２に応じた
情報の処理を行うマイクロ命令実行手段６と、前述した
制御記憶手段３内に格納されているマイクロ命令の内で
予め決められた複数のマイクロ命令が格納されている前
述の制御記憶手段３内のアドレスを記憶しており前述の
マイクロ命令アドレス保持手段７から出力されるアドレ
ス信号１０４と前述した予め記憶しているマイクロ命令
のアドレスとを比較しこれら両者が一致したときは一致
したアドレス別に一致信号（図１においては１１０と１
１１の二つの信号）を出力するマイクロ命令アドレス比
較手段８と、これらの一致信号１１０と１１１に応じた
周期を持つクロック信号を指定するクロック切替指示手
段９とで構成されている。これらの各構成要素は後述す
るクロック回路部２から出力されるクロック信号１０９
によって同期制御が行われる。
【００１０】クロック回路部２は互いに異った周期を持
つクロック信号１２２と１２３をそれぞれ発生する第１
のクロック発生手段１０および第２のクロック発生手段
１１と、前述したクロック周期切替指示手段９の指定に
応じて前述したクロック信号１２２と１２３の内の何れ
かを選択してクロック信号１０９として出力するクロッ
ク周期切替手段１２とで構成されている。
つクロック信号１２２と１２３をそれぞれ発生する第１
のクロック発生手段１０および第２のクロック発生手段
１１と、前述したクロック周期切替指示手段９の指定に
応じて前述したクロック信号１２２と１２３の内の何れ
かを選択してクロック信号１０９として出力するクロッ
ク周期切替手段１２とで構成されている。
【００１１】今、クロック信号１２２の周期はクロック
信号１２３の周期よりも短いものとし、制御記憶手段３
に記憶されている特定のマイクロ命令を実行する場合の
み他のマイクロ命令を実行する場合よりも長い実行時間
を必要とし上述のクロック信号１２３により同期制御さ
れた場合に実行可能とし他のマイクロ命令を実行する場
合には上述したクロック信号１２２により同期制御され
ても実行可能であるとする。
信号１２３の周期よりも短いものとし、制御記憶手段３
に記憶されている特定のマイクロ命令を実行する場合の
み他のマイクロ命令を実行する場合よりも長い実行時間
を必要とし上述のクロック信号１２３により同期制御さ
れた場合に実行可能とし他のマイクロ命令を実行する場
合には上述したクロック信号１２２により同期制御され
ても実行可能であるとする。
【００１２】このような場合には、上述した制御記憶手
段３内での上述した特定のマイクロ命令の記憶されてい
るアドレスをマイクロ命令アドレス比較手段８内で記憶
しておく、また、上述の特定のマイクロ命令が実行され
て、この特定のマイクロ命令とは異るマイクロ命令が実
行される場合には特定のマイクロ命令が実行された直後
に実行されるマイクロ命令についての前述の制御記憶手
段３内で記憶されているアドレスについてもマイクロ命
令アドレス比較手段８内に予め記憶しておく。
段３内での上述した特定のマイクロ命令の記憶されてい
るアドレスをマイクロ命令アドレス比較手段８内で記憶
しておく、また、上述の特定のマイクロ命令が実行され
て、この特定のマイクロ命令とは異るマイクロ命令が実
行される場合には特定のマイクロ命令が実行された直後
に実行されるマイクロ命令についての前述の制御記憶手
段３内で記憶されているアドレスについてもマイクロ命
令アドレス比較手段８内に予め記憶しておく。
【００１３】このようにして上述のマイクロ命令アドレ
ス比較手段８によって上述した特定のマイクロ命令が実
行される直前にこのマイクロ命令を実行可能なクロック
信号１２２を選択してこのクロック信号により同期制御
を行って前期特定のマイクロ命令を実行し、それ以外の
マイクロ命令の実行時には前述したクロック信号１２３
を用いてマイクロ命令を実行することができる。
ス比較手段８によって上述した特定のマイクロ命令が実
行される直前にこのマイクロ命令を実行可能なクロック
信号１２２を選択してこのクロック信号により同期制御
を行って前期特定のマイクロ命令を実行し、それ以外の
マイクロ命令の実行時には前述したクロック信号１２３
を用いてマイクロ命令を実行することができる。
【００１４】図２は図１に示されているマイクロ命令ア
ドレス比較手段８と、クロック周期切替指示手段９とク
ロック回路部２についての一実施例を示すブロック図で
あり、図３は図２に示されている各部分の動作を説明す
るタイミングチャートである。
ドレス比較手段８と、クロック周期切替指示手段９とク
ロック回路部２についての一実施例を示すブロック図で
あり、図３は図２に示されている各部分の動作を説明す
るタイミングチャートである。
【００１５】図１および図２に示されているクロック信
号１０９としては第１のクロック発生手段１０から供給
される出力信号１２２が選択出力されている状態とする
。
号１０９としては第１のクロック発生手段１０から供給
される出力信号１２２が選択出力されている状態とする
。
【００１６】図１で説明した制御記憶手段３に記憶され
ているマイクロ命令の内で、特定のクロック信号の同期
制御下で動作することを必要とする特定のマイクロ命令
を記憶している前述の制御記憶手段３内でのアドレス値
Ａを予め記憶していてこのアドレス値Ａを出力信号１０
７として出力する第１のアドレスレジスタ１３と、上述
の特定のマイクロ命令に続く他のマイクロ命令について
このマイクロ命令を記憶している前述の制御記憶手段３
内のアドレス値Ｂを予め記憶しておりこのアドレス値Ｂ
を出力信号１０８として出力する第２のアドレスレジス
タ１４と、出力信号１０７とマイクロ命令アドレス保持
手段７から出力されるアドレス信号１０４とを比較して
両者が一致したとき第１の一致信号１１１として論理値
“１”を出力する第１のコンパレータ１５と、出力信号
１０８と前述したアドレス信号１０４とを比較して両者
が一致したとき第２の一致信号１１０として“１”を出
力する第２のコンパレータ１６とで構成されるマイクロ
命令アドレス比較手段８に入力されるアドレス信号１０
４の値がアドレス値Ａと一致すると、第１のコンパレー
タ１５より値“１”を持つ第１の一致信号１１１が出力
されクロック周期切替指示手段９内のＯＲゲート１７と
第２のフリップフロップ２２のセット入力端子Ｓに加え
られる。
ているマイクロ命令の内で、特定のクロック信号の同期
制御下で動作することを必要とする特定のマイクロ命令
を記憶している前述の制御記憶手段３内でのアドレス値
Ａを予め記憶していてこのアドレス値Ａを出力信号１０
７として出力する第１のアドレスレジスタ１３と、上述
の特定のマイクロ命令に続く他のマイクロ命令について
このマイクロ命令を記憶している前述の制御記憶手段３
内のアドレス値Ｂを予め記憶しておりこのアドレス値Ｂ
を出力信号１０８として出力する第２のアドレスレジス
タ１４と、出力信号１０７とマイクロ命令アドレス保持
手段７から出力されるアドレス信号１０４とを比較して
両者が一致したとき第１の一致信号１１１として論理値
“１”を出力する第１のコンパレータ１５と、出力信号
１０８と前述したアドレス信号１０４とを比較して両者
が一致したとき第２の一致信号１１０として“１”を出
力する第２のコンパレータ１６とで構成されるマイクロ
命令アドレス比較手段８に入力されるアドレス信号１０
４の値がアドレス値Ａと一致すると、第１のコンパレー
タ１５より値“１”を持つ第１の一致信号１１１が出力
されクロック周期切替指示手段９内のＯＲゲート１７と
第２のフリップフロップ２２のセット入力端子Ｓに加え
られる。
【００１７】ＯＲゲート１７の出力は“１”となりこの
出力がクロック周期切替指示手段９内の第１のフリップ
フロップ２１のセット入力端子に加えられる。
出力がクロック周期切替指示手段９内の第１のフリップ
フロップ２１のセット入力端子に加えられる。
【００１８】これら第１と第２のフリップフロップ２１
と２２は何れも第１のクロック信号１２４によって同期
制御されるＲＳフリップフロップであり、第１のクロッ
ク信号１２４としては第１のクロック発生手段１０の出
力信号１２２がクロック回路部２内の第１のセレクタ２
５で選択接続され出力されている。
と２２は何れも第１のクロック信号１２４によって同期
制御されるＲＳフリップフロップであり、第１のクロッ
ク信号１２４としては第１のクロック発生手段１０の出
力信号１２２がクロック回路部２内の第１のセレクタ２
５で選択接続され出力されている。
【００１９】第１のフリップフロップ２１のＱ出力端子
からは値“１”を持つＱ信号出力１１２が出力され第２
のクロック回路部２内の第３のフリップフロップ２３の
入力側に加えられる。また、第１のフリップフロップ２
１のＱの否定値の出力からは値“０”を持った信号１１
３が出力され、クロック回路部２内の第３のＡＮＤゲー
ト２０の入力に加えられる。この信号１１３が入力され
たことによりＡＮＤゲート２０からの出力として今まで
出力されていたクロック信号１０９の出力は中断される
。
からは値“１”を持つＱ信号出力１１２が出力され第２
のクロック回路部２内の第３のフリップフロップ２３の
入力側に加えられる。また、第１のフリップフロップ２
１のＱの否定値の出力からは値“０”を持った信号１１
３が出力され、クロック回路部２内の第３のＡＮＤゲー
ト２０の入力に加えられる。この信号１１３が入力され
たことによりＡＮＤゲート２０からの出力として今まで
出力されていたクロック信号１０９の出力は中断される
。
【００２０】第３のフリップフロップ２３はクロック回
路部２内の第２のセレクタ２６により第２のクロック発
生手段１１の出力信号１２３に接続されている第２のク
ロック信号１２５によって同期制御されているＤフリッ
プフロップである。
路部２内の第２のセレクタ２６により第２のクロック発
生手段１１の出力信号１２３に接続されている第２のク
ロック信号１２５によって同期制御されているＤフリッ
プフロップである。
【００２１】第３のフリップフロップ２３は上述した値
“１”を持つＱ信号１１２が入力されることによって値
“１”のＱ信号であるリセット信号１１８を出力すると
共にＱの否定値の出力信号１１９として値“０”を第３
のＡＮＤゲート２０の入力に加えて引続きクロック信号
１０９の出力を中断する。
“１”を持つＱ信号１１２が入力されることによって値
“１”のＱ信号であるリセット信号１１８を出力すると
共にＱの否定値の出力信号１１９として値“０”を第３
のＡＮＤゲート２０の入力に加えて引続きクロック信号
１０９の出力を中断する。
【００２２】このリセット信号１１８は第１のフリップ
フロップ２１のリセット端子Ｒに加えられるので、第１
のフリップフロップ２１のＱ信号出力１１２の値が“０
”となりまたＱの否定値の出力信号１１３の値が“１”
となる。従って、第３のフリップフロップ２３のＱの否
定値の出力信号１１９の値が“１”となるので第１のク
ロック信号１２４が加えられれば第３のＡＮＤゲート２
０からクロック信号１０９が出力可能な状態となる。
フロップ２１のリセット端子Ｒに加えられるので、第１
のフリップフロップ２１のＱ信号出力１１２の値が“０
”となりまたＱの否定値の出力信号１１３の値が“１”
となる。従って、第３のフリップフロップ２３のＱの否
定値の出力信号１１９の値が“１”となるので第１のク
ロック信号１２４が加えられれば第３のＡＮＤゲート２
０からクロック信号１０９が出力可能な状態となる。
【００２３】すでに説明したように、第１の一致信号１
１１が第２のフリップフロップ２２のセット端子Ｓに入
力されると、第２のフリップフロップ２２のＱ出力から
は値“１”を持つ信号１１４が出力される。この第２の
フリップフロップ２２のＱ出力信号１１４はクロック周
期切替指示手段９内にある第１のＡＮＤゲート１８に前
述した第１のフリップフロップ２１のＱの否定値の出力
出力信号１１３とともに入力される。
１１が第２のフリップフロップ２２のセット端子Ｓに入
力されると、第２のフリップフロップ２２のＱ出力から
は値“１”を持つ信号１１４が出力される。この第２の
フリップフロップ２２のＱ出力信号１１４はクロック周
期切替指示手段９内にある第１のＡＮＤゲート１８に前
述した第１のフリップフロップ２１のＱの否定値の出力
出力信号１１３とともに入力される。
【００２４】前述したようにリセット信号１１８により
第１のフリップフロップ２１のＱの否定値の出力信号１
１３の値が“１”となるとすでにＱ出力信号１１４の値
が“１”となっているから、第１のＡＮＤゲートから値
“１”を持つ第１の選択信号１１６が出力されクロック
回路部２内の第４のフリップフロップ２４のセット端子
Ｓに加えられる。第４のフリップフロップ２４は第２の
クロック信号１２５によって制御されるＲＳフリップフ
ロップである。
第１のフリップフロップ２１のＱの否定値の出力信号１
１３の値が“１”となるとすでにＱ出力信号１１４の値
が“１”となっているから、第１のＡＮＤゲートから値
“１”を持つ第１の選択信号１１６が出力されクロック
回路部２内の第４のフリップフロップ２４のセット端子
Ｓに加えられる。第４のフリップフロップ２４は第２の
クロック信号１２５によって制御されるＲＳフリップフ
ロップである。
【００２５】第４のフリップフロップ２４は第１の選択
信号１１６が入力されると、Ｑ出力信号として値“１”
を持つ信号１２０を出力する。
信号１１６が入力されると、Ｑ出力信号として値“１”
を持つ信号１２０を出力する。
【００２６】第１のセレクタ２５はこの信号１２０によ
って制御され、この信号１２０が値“１”のときには第
２のクロック発生手段１１の出力信号１２３を選択して
第１のクロック信号１２４として出力し、また、信号１
２０の値が“０”のときには第１のクロック発生手段１
０の出力信号１２２を第１のクロック信号１２４として
出力する。
って制御され、この信号１２０が値“１”のときには第
２のクロック発生手段１１の出力信号１２３を選択して
第１のクロック信号１２４として出力し、また、信号１
２０の値が“０”のときには第１のクロック発生手段１
０の出力信号１２２を第１のクロック信号１２４として
出力する。
【００２７】第４のフリップフロップ２４のＱの否定値
の出力である信号１２１の値は上述の場合“０”である
。第２のセレクタ２６は信号１２１によって制御され、
信号１２１の値が“０”のとき第１のクロック発生手段
１０の出力信号１２２を選択接続して第２のクロック信
号１２５として出力し、また、信号１２１の値が“１”
ときには、第２のクロック発生手段１１の出力信号１２
３を第２のクロック信号１２５として選択出力するので
、上述の場合には、第２のセレクタ２６によって第２の
クロック信号１２５には信号１２２が選択出力されるこ
とになる。
の出力である信号１２１の値は上述の場合“０”である
。第２のセレクタ２６は信号１２１によって制御され、
信号１２１の値が“０”のとき第１のクロック発生手段
１０の出力信号１２２を選択接続して第２のクロック信
号１２５として出力し、また、信号１２１の値が“１”
ときには、第２のクロック発生手段１１の出力信号１２
３を第２のクロック信号１２５として選択出力するので
、上述の場合には、第２のセレクタ２６によって第２の
クロック信号１２５には信号１２２が選択出力されるこ
とになる。
【００２８】クロック回路部２内の第３のＡＮＤゲート
２０の入力側には前述した第１のフリップフロップ２１
のＱの否定値の出力１１３と第３のフリップフロップ２
３のＱの否定値の出力１１９と第１のクロック信号１２
４とが接続されているので、上述の状態においては、こ
の第３のＡＮＤゲートの出力信号１０９として第２のク
ロック発生手段１１からの出力信号１２３がクロック信
号として選択されて出力される。
２０の入力側には前述した第１のフリップフロップ２１
のＱの否定値の出力１１３と第３のフリップフロップ２
３のＱの否定値の出力１１９と第１のクロック信号１２
４とが接続されているので、上述の状態においては、こ
の第３のＡＮＤゲートの出力信号１０９として第２のク
ロック発生手段１１からの出力信号１２３がクロック信
号として選択されて出力される。
【００２９】次に、上述した状態において、マイクロ命
令アドレス保持手段７からのアドレス指定信号１０４が
第２のクロック発生手段１１が生成するクロック信号１
０９により同期制御されて第２のレジスタ１４のもつマ
イクロ命令のアドレス値Ｂと一致した信号を出力したと
き、第２のコンパレータ１６から値“１”を持った第２
の一致信号１１０が出力されＯＲゲート１７と第２のフ
リップフロップ２２のリセット端子Ｒに加えられる。
令アドレス保持手段７からのアドレス指定信号１０４が
第２のクロック発生手段１１が生成するクロック信号１
０９により同期制御されて第２のレジスタ１４のもつマ
イクロ命令のアドレス値Ｂと一致した信号を出力したと
き、第２のコンパレータ１６から値“１”を持った第２
の一致信号１１０が出力されＯＲゲート１７と第２のフ
リップフロップ２２のリセット端子Ｒに加えられる。
【００３０】ＯＲゲート１７からは値“１”が出力され
第１のフリップフロップ２１のＱ出力信号１１２が“１
”となりＱの否定値の出力１１３が“０”となるので第
３のＡＮＤゲート２０からのクロック信号１０９の出力
が中断される。この間に第３のフリップフロップ２３の
Ｑ出力端子から値“１”を持つリセット信号１１８が出
力され第１のフリップフロップ２１のリセット端子Ｒに
加えられ第１のフリップフロップ２１をリセット状態と
するので、第１のフリップフロップのＱ出力信号１１２
の値が“０”となると共にＱの否定値の出力信号１１３
の値が“１”となる。ただしこれらの動作は第１のクロ
ック信号１２４によって同期制御されるが、このクロッ
ク信号１２４は第１のセレクタ２５によって選択接続さ
れた信号１２３である。
第１のフリップフロップ２１のＱ出力信号１１２が“１
”となりＱの否定値の出力１１３が“０”となるので第
３のＡＮＤゲート２０からのクロック信号１０９の出力
が中断される。この間に第３のフリップフロップ２３の
Ｑ出力端子から値“１”を持つリセット信号１１８が出
力され第１のフリップフロップ２１のリセット端子Ｒに
加えられ第１のフリップフロップ２１をリセット状態と
するので、第１のフリップフロップのＱ出力信号１１２
の値が“０”となると共にＱの否定値の出力信号１１３
の値が“１”となる。ただしこれらの動作は第１のクロ
ック信号１２４によって同期制御されるが、このクロッ
ク信号１２４は第１のセレクタ２５によって選択接続さ
れた信号１２３である。
【００３１】この結果、第３のフリップフロップ２３の
Ｑの否定値出力１１９の値も“１”となり再び第１のク
ロック信号１２４が第３のＡＮＤゲートに入力すればク
ロック信号１０９として出力可能な状態となる。ここで
第３のフリップフロップ２３の同期制御を行っている第
２のクロック信号１２５としては第２のセレクタ２６に
よって信号１２２が選択使用されている。
Ｑの否定値出力１１９の値も“１”となり再び第１のク
ロック信号１２４が第３のＡＮＤゲートに入力すればク
ロック信号１０９として出力可能な状態となる。ここで
第３のフリップフロップ２３の同期制御を行っている第
２のクロック信号１２５としては第２のセレクタ２６に
よって信号１２２が選択使用されている。
【００３２】一方、第２のコンパレータ１６からの第２
の一致信号１１０によって第２のフリップフロップ２２
はリセットされるので、クロック周期切替指示手段９内
にあり、第１のフリップフロップ２１のＱの否定値の出
力信号１１３と第２のフリップフロップ２２のＱの否定
値の信号１１５を入力とする第２のＡＮＤゲート１９か
らは値“１”を持つ第２の選択信号１１７が出力され、
第４のフリップフロップ２４のリセット端子Ｒに加えら
れる。
の一致信号１１０によって第２のフリップフロップ２２
はリセットされるので、クロック周期切替指示手段９内
にあり、第１のフリップフロップ２１のＱの否定値の出
力信号１１３と第２のフリップフロップ２２のＱの否定
値の信号１１５を入力とする第２のＡＮＤゲート１９か
らは値“１”を持つ第２の選択信号１１７が出力され、
第４のフリップフロップ２４のリセット端子Ｒに加えら
れる。
【００３３】第４のフリップフロップ２４は信号１１７
によってリセットされるのでＱの否定値の出力である信
号１２１の値は“１”となり、信号１２０の値は“０”
となる。従って、第１のセレクタ２５によって信号１２
２が選択されて第１のクロック信号１２４として出力し
、第２のセレクタ２６によって信号１２３が選択されて
第２のクロック信号１２５として出力されることになる
ので、第３のＡＮＤゲート２０からは第１のクロック発
生手段１０が出力する信号１２２がクロック信号１０９
として出力されることになる。
によってリセットされるのでＱの否定値の出力である信
号１２１の値は“１”となり、信号１２０の値は“０”
となる。従って、第１のセレクタ２５によって信号１２
２が選択されて第１のクロック信号１２４として出力し
、第２のセレクタ２６によって信号１２３が選択されて
第２のクロック信号１２５として出力されることになる
ので、第３のＡＮＤゲート２０からは第１のクロック発
生手段１０が出力する信号１２２がクロック信号１０９
として出力されることになる。
【００３４】
【発明の効果】以上説明したように、本発明の情報処理
装置は、予め処理時間の長いマイクロ命令が実行される
ときには、このマイクロ命令を実行できる周期の長いク
ロック信号によってマイクロ命令を実行させ、またこの
特定の実行時間の長いマイクロ命令から引続く、実行時
間の短いマイクロ命令に移行するときにはこのマイクロ
命令が実行可能な短い周期を持つクロック信号を選択し
てこの選択したクロック信号によって情報処理を実行さ
せることができるので、従来のこの種の情報処理装置に
くらべて、短い時間で効率的に情報処理を行うことがで
きるという効果を有している。
装置は、予め処理時間の長いマイクロ命令が実行される
ときには、このマイクロ命令を実行できる周期の長いク
ロック信号によってマイクロ命令を実行させ、またこの
特定の実行時間の長いマイクロ命令から引続く、実行時
間の短いマイクロ命令に移行するときにはこのマイクロ
命令が実行可能な短い周期を持つクロック信号を選択し
てこの選択したクロック信号によって情報処理を実行さ
せることができるので、従来のこの種の情報処理装置に
くらべて、短い時間で効率的に情報処理を行うことがで
きるという効果を有している。
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１のマイクロ命令アドレス比較手段とクロッ
ク周期切替支持手段とクロック回路部の一例を示すブロ
ック図である。
ク周期切替支持手段とクロック回路部の一例を示すブロ
ック図である。
【図３】図２の動作を説明するためのフローチャートで
ある。
ある。
１ 論理回路部
２ クロック回路部
３ 制御記憶手段
４ マイクロ命令保持手段
５ マイクロ命令デコード手段
６ マイクロ命令実行手段
７ マイクロ命令アドレス保持手段８ マ
イクロ命令アドレス比較手段９ クロック周期切
替指示手段 １０ 第１のクロック発生手段 １１ 第２のクロック発生手段 １２ クロック周期切替手段 １３ 第１のアドレスレジスタ １４ 第２のアドレスレジスタ １５ 第１のコンパレータ １６ 第２のコンパレータ １７ ＯＲゲート １８ 第１のＡＮＤゲート １９ 第２のＡＮＤゲート ２０ 第３のＡＮＤゲート ２１ 第１のフリップフロップ ２２ 第２のフリップフロップ ２３ 第３のフリップフロップ ２４ 第４のフリップフロップ ２５ 第１のセレクタ ２６ 第２のセレクタ
イクロ命令アドレス比較手段９ クロック周期切
替指示手段 １０ 第１のクロック発生手段 １１ 第２のクロック発生手段 １２ クロック周期切替手段 １３ 第１のアドレスレジスタ １４ 第２のアドレスレジスタ １５ 第１のコンパレータ １６ 第２のコンパレータ １７ ＯＲゲート １８ 第１のＡＮＤゲート １９ 第２のＡＮＤゲート ２０ 第３のＡＮＤゲート ２１ 第１のフリップフロップ ２２ 第２のフリップフロップ ２３ 第３のフリップフロップ ２４ 第４のフリップフロップ ２５ 第１のセレクタ ２６ 第２のセレクタ
Claims (2)
- 【請求項１】 制御記憶手段に格納されているマイク
ロ命令のアドレスをその実行順に保持しているマイクロ
命令保持手段からのアドレス信号に従って前記制御記憶
手段から前記アドレス信号で指定されたアドレスに格納
されているマイクロ命令を取り出しマイクロ命令実行手
段により前記取り出したマイクロ命令に応じた処理を実
行することにより予め設定された情報の処理を行う情報
処理装置において、予め決められた複数のマイクロ命令
アドレスを記憶しておきこの記憶しているマイクロ命令
アドレス信号と前記マイクロ命令アドレス保持手段から
出力されるアドレス信号と比較して一致したとき前記一
致したマイクロ命令アドレスに応じた一致信号を出力す
るマイクロ命令アドレス比較手段と、前記マイクロ命令
アドレス比較手段からの一致信号に対応した周期を持つ
クロック信号を指定する選択信号を出力するクロック周
期切替指示手段と、前記選択信号に対応した互いに異る
周期を持つクロック信号を生成するクロック発生手段と
、前記クロック信号を指定する選択信号で指定された周
期を持つクロック信号を前記クロック発生手段から選択
して出力するクロック周期切替指示手段とを備えたこと
を特徴とする情報処理装置。 - 【請求項２】 前記制御記憶手段に格納されているマ
イクロ命令の内で予め決められた第１のマイクロ命令の
アドレスと第２のマイクロ命令のアドレスとをそれぞれ
記憶し出力する第１と第２のレジスタと前記マイクロ命
令保持手段の出力と前記第１のレジスタの出力を比較し
これら両出力が一致したとき第１の前記一致信号を出力
する第１のコンパレータと前記マイクロ命令保持手段の
出力と前記第２のレジスタの出力を比較しこれら両出力
が一致したとき第２の前記一致信号を出力する第２のコ
ンパレータとを有する前記マイクロ命令アドレス比較手
段と、前記第１と第２の一致信号の論理和を生成し出力
するＯＲゲートと前記ＯＲゲートの出力をセット入力と
しリセット信号をリセット入力とし第１のクロック信号
によって同期制御され第１のＱ出力と前記第１のＱ出力
の否定値を出力する第１のＲＳフリップフロップと前記
第１の一致信号をセット入力とし前記第２の一致信号を
リセット入力とし前記第１のクロック信号によって同期
制御され第２のＱ出力と前記第２のＱ出力の否定値を出
力する第２のＲＳフリップフロップと前記第１のＱ出力
の否定値と前記第２のＱ出力の論理積を生成し第１の選
択信号として出力する第１のＡＮＤゲートと前記第１の
Ｑ出力の否定値と前記第２のＱ出力の否定値の論理積を
生成し第２の選択信号として出力する第２のＡＮＤゲー
トとを有する前記クロック周期切替指示手段と、互いに
周期の異なるクロック信号を発生する第１と第２の前記
クロック発生手段と、前記第１のＱ信号を入力とし第２
のクロック信号によって同期制御され前記セット信号と
前記セット信号の否定値を出力する第３のフリップフロ
ップと前記セット信号の否定値と前記第１のＱ出力の否
定値と前記第１のクロック信号との論理積を生成してク
ロック信号として出力する第３のＡＮＤゲートと前記第
１の選択信号をセット入力とし前記第２の選択信号をリ
セット入力とし前記第２のクロック信号により同期制御
され第４のＱ出力と前記第４のＱ出力の否定値を出力す
る第４のＲＳフリップフロップと前記第４のＱ出力で制
御され前記第４のＱ出力が“１”のときには前記第２の
クロック発生手段からの出力を選択しまた前記第４のＱ
出力が“０”のときには前記第１のクロック発生手段か
らの出力を選択し前記第１のクロック信号を出力する第
１のセレクタと前記第４のＱ出力の否定値によって制御
され前記第４のＱ出力の否定値が“１”のときには前記
第２のクロック発生手段からの出力を選択しまた前記第
４のＱ出力の否定値が“０”のときには前記第１のクロ
ック発生手段からの出力を選択し前記第２のクロック信
号を出力する第２のセレクタとを有する前記クロック回
路部とを備え前期第３のＡＮＤゲートの出力を情報処理
動作のためのクロック信号とすることを特徴とする請求
項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000849A JP2979653B2 (ja) | 1991-01-09 | 1991-01-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000849A JP2979653B2 (ja) | 1991-01-09 | 1991-01-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251331A true JPH04251331A (ja) | 1992-09-07 |
| JP2979653B2 JP2979653B2 (ja) | 1999-11-15 |
Family
ID=11485095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000849A Expired - Fee Related JP2979653B2 (ja) | 1991-01-09 | 1991-01-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979653B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002088913A1 (fr) * | 2001-04-27 | 2002-11-07 | International Business Machines Corporation | Procede et appareil pour reguler la vitesse d'execution d'un processeur |
| US7584367B2 (en) * | 2000-12-13 | 2009-09-01 | Panasonic Corporation | Power control device for processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224123A (ja) * | 1989-02-27 | 1990-09-06 | Nec Home Electron Ltd | 情報処理装置 |
-
1991
- 1991-01-09 JP JP3000849A patent/JP2979653B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224123A (ja) * | 1989-02-27 | 1990-09-06 | Nec Home Electron Ltd | 情報処理装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7584367B2 (en) * | 2000-12-13 | 2009-09-01 | Panasonic Corporation | Power control device for processor |
| US8041965B2 (en) | 2000-12-13 | 2011-10-18 | Panasonic Corporation | Power control device for processor |
| US8645727B2 (en) | 2000-12-13 | 2014-02-04 | Panasonic Corporation | Power control device for processor |
| US9250670B2 (en) | 2000-12-13 | 2016-02-02 | Socionext Inc. | Power control device for processor |
| US9507396B2 (en) | 2000-12-13 | 2016-11-29 | Socionext Inc. | Power control device for processor |
| WO2002088913A1 (fr) * | 2001-04-27 | 2002-11-07 | International Business Machines Corporation | Procede et appareil pour reguler la vitesse d'execution d'un processeur |
| GB2393294A (en) * | 2001-04-27 | 2004-03-24 | Ibm | Method and apparatus for controlling processor operation speed |
| GB2393294B (en) * | 2001-04-27 | 2005-04-06 | Ibm | Method and apparatus for controlling operation speed of processor |
| US7137017B2 (en) | 2001-04-27 | 2006-11-14 | International Business Machines Corporation | Method and apparatus for controlling processor operation speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2979653B2 (ja) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |
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