JPH05173779A - デジタル演算集積回路 - Google Patents
デジタル演算集積回路Info
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- JPH05173779A JPH05173779A JP3343294A JP34329491A JPH05173779A JP H05173779 A JPH05173779 A JP H05173779A JP 3343294 A JP3343294 A JP 3343294A JP 34329491 A JP34329491 A JP 34329491A JP H05173779 A JPH05173779 A JP H05173779A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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Abstract
(57)【要約】
【目的】 記憶容量が非常に小さいアドレス用メモリ１
０８を使用することを可能なデジタル演算集積回路を提
供する。 【構成】 選択信号１１０を取り込むラッチ２０２と、
ラッチ２０２の出力および選択信号１１０を入力するＮ
ＯＲ回路２０４と、このＮＯＲ回路２０４の出力および
システムクロックΦを入力するＯＲ回路２０６とからな
るアドレス選択回路２００を設け、このアドレス選択回
路２００の出力をアドレス発生回路２１０の出力クロッ
ク（ラッチ２１４のクロック）およびアドレス用メモリ
１０８の／ＷＲ信号とする。これにより、分岐命令を示
す命令データのアドレスおよび分岐先のアドレスのみを
アドレス用メモリ１０８に記憶させる。
０８を使用することを可能なデジタル演算集積回路を提
供する。 【構成】 選択信号１１０を取り込むラッチ２０２と、
ラッチ２０２の出力および選択信号１１０を入力するＮ
ＯＲ回路２０４と、このＮＯＲ回路２０４の出力および
システムクロックΦを入力するＯＲ回路２０６とからな
るアドレス選択回路２００を設け、このアドレス選択回
路２００の出力をアドレス発生回路２１０の出力クロッ
ク（ラッチ２１４のクロック）およびアドレス用メモリ
１０８の／ＷＲ信号とする。これにより、分岐命令を示
す命令データのアドレスおよび分岐先のアドレスのみを
アドレス用メモリ１０８に記憶させる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル演算集積回路に
関し、特に、命令プログラムの開発に使用するための回
路部を備えたデジタル演算集積回路に関する。
関し、特に、命令プログラムの開発に使用するための回
路部を備えたデジタル演算集積回路に関する。
【０００２】
【従来の技術】従来、デジタル演算集積回路として、命
令用メモリに記憶された命令プログラムにしたがって制
御信号を出力するものが知られている。
令用メモリに記憶された命令プログラムにしたがって制
御信号を出力するものが知られている。
【０００３】通常のデジタル演算集積回路では、命令用
メモリに記憶された命令データをアドレス順に順次実行
するだけでなく、次に実行する命令データの番地を指定
する命令（以下、「分岐命令」）や同じ命令を所定回数
だけ繰り返して実行させる命令（以下、「繰り返し命
令」）が可能なように構成されている。
メモリに記憶された命令データをアドレス順に順次実行
するだけでなく、次に実行する命令データの番地を指定
する命令（以下、「分岐命令」）や同じ命令を所定回数
だけ繰り返して実行させる命令（以下、「繰り返し命
令」）が可能なように構成されている。
【０００４】以下、このようなデジタル演算集積回路に
ついて、分岐命令が可能なデジタル演算集積回路を例に
採って説明する。
ついて、分岐命令が可能なデジタル演算集積回路を例に
採って説明する。
【０００５】図６において、電源をオンさせた際は、制
御信号１１０はローレベルに設定され、これにより、プ
ログラムアドレスセレクタ１０３は加算器１０２からの
入力値をそのまま出力する。さらに、このプログラムア
ドレスセレクタ１０３からの出力値は、そのままアドレ
スカウンタ用レジスタ１０４に入力され、次のシステム
クロックΦに同期して、命令用メモリ１０５に対して出
力される。
御信号１１０はローレベルに設定され、これにより、プ
ログラムアドレスセレクタ１０３は加算器１０２からの
入力値をそのまま出力する。さらに、このプログラムア
ドレスセレクタ１０３からの出力値は、そのままアドレ
スカウンタ用レジスタ１０４に入力され、次のシステム
クロックΦに同期して、命令用メモリ１０５に対して出
力される。
【０００６】命令用メモリ１０５には命令プログラムが
記憶されており、アドレスカウンタ用レジスタ１０４か
ら入力した値と同一のアドレスに記憶された命令データ
を出力する。例えば、アドレスカウンタ用レジスタ１０
４からの入力値が「００１」であれば、命令用メモリ１
０５は、００１番地に記憶された命令データを出力す
る。
記憶されており、アドレスカウンタ用レジスタ１０４か
ら入力した値と同一のアドレスに記憶された命令データ
を出力する。例えば、アドレスカウンタ用レジスタ１０
４からの入力値が「００１」であれば、命令用メモリ１
０５は、００１番地に記憶された命令データを出力す
る。
【０００７】命令用メモリ１０５から出力された命令デ
ータは、命令レジスタ１０６に一旦記憶され、次のシス
テムクロックΦに同期して命令解読部１０７に入力され
る。
ータは、命令レジスタ１０６に一旦記憶され、次のシス
テムクロックΦに同期して命令解読部１０７に入力され
る。
【０００８】この命令解読部１０７は、入力した命令デ
ータを解読し、命令データが分岐命令を表すものでない
ときは、この命令データを制御信号に変換して出力す
る。このとき、命令解読部１０７は選択信号１１０をロ
ーレベルのまま維持するので、プログラムアドレスセレ
クタ１０３は引き続き加算器１０２からの入力値をその
まま出力する。ここで、加算器１０２は、アドレスカウ
ンタ用レジスタ１０４から入力した値に「１」を加算し
て出力するので、命令用メモリ１０５から出力される命
令データのアドレスは、前回出力した命令データの次の
アドレスのものとなる。例えば、前回出力した命令デー
タのアドレスが００１番地であれば、今回は００２番地
の命令データを出力することとなる。
ータを解読し、命令データが分岐命令を表すものでない
ときは、この命令データを制御信号に変換して出力す
る。このとき、命令解読部１０７は選択信号１１０をロ
ーレベルのまま維持するので、プログラムアドレスセレ
クタ１０３は引き続き加算器１０２からの入力値をその
まま出力する。ここで、加算器１０２は、アドレスカウ
ンタ用レジスタ１０４から入力した値に「１」を加算し
て出力するので、命令用メモリ１０５から出力される命
令データのアドレスは、前回出力した命令データの次の
アドレスのものとなる。例えば、前回出力した命令デー
タのアドレスが００１番地であれば、今回は００２番地
の命令データを出力することとなる。
【０００９】一方、解読した命令データが分岐命令を表
すものである場合は、命令解読部１０７は、選択信号１
１０の選択信号をハイレベルに変更するとともに、この
命令データを分岐命令信号１１１として分岐アドレス発
生回路１０１に転送する。分岐アドレス発生回路１０１
は、この分岐命令信号１１１から分岐先のアドレスを示
すアドレス信号を生成して、プログラムアドレスセレク
タ１０３に対して出力する。このとき、プログラムアド
レスセレクタ１０３は、選択信号１１０がハイレベルな
ので、この分岐アドレス発生回路１０１から入力したア
ドレスの方を、アドレスカウンタ用レジスタ１０４に対
して出力する。これにより、命令用メモリ１０５から
は、分岐先のアドレスに記憶された命令データが出力さ
れる。
すものである場合は、命令解読部１０７は、選択信号１
１０の選択信号をハイレベルに変更するとともに、この
命令データを分岐命令信号１１１として分岐アドレス発
生回路１０１に転送する。分岐アドレス発生回路１０１
は、この分岐命令信号１１１から分岐先のアドレスを示
すアドレス信号を生成して、プログラムアドレスセレク
タ１０３に対して出力する。このとき、プログラムアド
レスセレクタ１０３は、選択信号１１０がハイレベルな
ので、この分岐アドレス発生回路１０１から入力したア
ドレスの方を、アドレスカウンタ用レジスタ１０４に対
して出力する。これにより、命令用メモリ１０５から
は、分岐先のアドレスに記憶された命令データが出力さ
れる。
【００１０】この命令用メモリ１０５に記憶された命令
プログラムに応じて、図示しない被制御部の制御を行う
ことが可能となる。
プログラムに応じて、図示しない被制御部の制御を行う
ことが可能となる。
【００１１】このようにして実行された各命令データの
アドレスは、データとして、アドレス用メモリ１０８に
記憶される。
アドレスは、データとして、アドレス用メモリ１０８に
記憶される。
【００１２】このアドレス用メモリ１０８には、所定番
地（例えば０００番地）から始まるアドレスを順次発生
させるアドレス発生器１０９が接続されている。アドレ
ス発生器１０９は、システムクロックΦにしたがって、
アドレス用メモリ１０８の記憶アドレスを指定するアド
レス信号を順次出力するラッチ１０９ａと、このラッチ
１０９ａの出力を取り込んで「１」を加算して再びラッ
チ１０９ａに送る加算器１０９ｂとによって構成されて
いる。
地（例えば０００番地）から始まるアドレスを順次発生
させるアドレス発生器１０９が接続されている。アドレ
ス発生器１０９は、システムクロックΦにしたがって、
アドレス用メモリ１０８の記憶アドレスを指定するアド
レス信号を順次出力するラッチ１０９ａと、このラッチ
１０９ａの出力を取り込んで「１」を加算して再びラッ
チ１０９ａに送る加算器１０９ｂとによって構成されて
いる。
【００１３】アドレス用メモリ１０８は、このアドレス
発生器１０９に指定されたアドレスに、アドレスカウン
タ用レジスタ１０４の出力値を、順次記憶する。例え
ば、アドレスカウンタ用レジスタ１０４から出力された
アドレスが「０００」，「００１」，「００５」（すな
わち「００１」が分岐命令）であるときは、アドレス用
メモリ１０８の０００番地にはアドレスデータ「００
０」が、００１番地にはアドレスデータ「００１」が、
００２番地にはアドレスデータ「００５」が、それぞれ
記憶される。
発生器１０９に指定されたアドレスに、アドレスカウン
タ用レジスタ１０４の出力値を、順次記憶する。例え
ば、アドレスカウンタ用レジスタ１０４から出力された
アドレスが「０００」，「００１」，「００５」（すな
わち「００１」が分岐命令）であるときは、アドレス用
メモリ１０８の０００番地にはアドレスデータ「００
０」が、００１番地にはアドレスデータ「００１」が、
００２番地にはアドレスデータ「００５」が、それぞれ
記憶される。
【００１４】このアドレス用メモリ１０８の記憶内容に
より、ユーザは、命令用メモリ１０５に記憶された命令
プログラムが自分の意図した通りに実行されたかどうか
確認することが可能となる。すなわち、これにより、命
令プログラムのデバッグを行うことができるのである。
より、ユーザは、命令用メモリ１０５に記憶された命令
プログラムが自分の意図した通りに実行されたかどうか
確認することが可能となる。すなわち、これにより、命
令プログラムのデバッグを行うことができるのである。
【００１５】
【発明が解決しようとする課題】近年の集積回路技術の
高度化によってデジタル演算集積回路の処理速度が向上
し、これにともなって、命令プログラムの複雑化が進ん
でいる。
高度化によってデジタル演算集積回路の処理速度が向上
し、これにともなって、命令プログラムの複雑化が進ん
でいる。
【００１６】このため、上述したような従来のデジタル
演算集積回路においては、アドレス用メモリ１０５とし
て、記憶容量の非常に大きいものが必要となり、コスト
アップの原因となっていた。
演算集積回路においては、アドレス用メモリ１０５とし
て、記憶容量の非常に大きいものが必要となり、コスト
アップの原因となっていた。
【００１７】例えば、一連の命令データからなる命令プ
ログラムを８ｋＨｚで繰り返して実行するデジタル演算
集積回路を例に採ると、１回の実行時間は１２５μｓｅ
ｃであるから、１ステップの命令データを実行するため
に要する時間が１００ｎｓｅｃであれば、一回当り１２
５０ステップまでの命令プログラムを実行することがで
きる。したがって、アドレス用メモリ１０５は、１２５
０個のアドレスデータを記憶できる容量があればよい。
ログラムを８ｋＨｚで繰り返して実行するデジタル演算
集積回路を例に採ると、１回の実行時間は１２５μｓｅ
ｃであるから、１ステップの命令データを実行するため
に要する時間が１００ｎｓｅｃであれば、一回当り１２
５０ステップまでの命令プログラムを実行することがで
きる。したがって、アドレス用メモリ１０５は、１２５
０個のアドレスデータを記憶できる容量があればよい。
【００１８】これに対して、処理速度が向上し、１ステ
ップの命令データを実行するために要する時間が５０ｎ
ｓｅｃになると、一回当り２５００ステップまでの命令
プログラムを実行することができる。したがって、２５
００個のアドレスデータを記憶することができるアドレ
ス用メモリ１０５が必要となる。
ップの命令データを実行するために要する時間が５０ｎ
ｓｅｃになると、一回当り２５００ステップまでの命令
プログラムを実行することができる。したがって、２５
００個のアドレスデータを記憶することができるアドレ
ス用メモリ１０５が必要となる。
【００１９】このように、従来のデジタル演算集積回路
においては、処理する命令データのステップ数と少なく
とも同数のアドレスデータを記憶することができるアド
レス用メモリ１０５が必要であった。このため、１回の
実行で処理できるステップが増加するにしたがって、ア
ドレス用メモリ１０５の記憶容量を大きくする必要があ
った。
においては、処理する命令データのステップ数と少なく
とも同数のアドレスデータを記憶することができるアド
レス用メモリ１０５が必要であった。このため、１回の
実行で処理できるステップが増加するにしたがって、ア
ドレス用メモリ１０５の記憶容量を大きくする必要があ
った。
【００２０】本発明は、このような従来技術の課題に鑑
みてなされたものであり、アドレス用メモリの記憶容量
を小さくすることができるデジタル演算集積回路を提供
することを目的とする。
みてなされたものであり、アドレス用メモリの記憶容量
を小さくすることができるデジタル演算集積回路を提供
することを目的とする。
【００２１】
【課題を解決するための手段】第１の発明に係わるデジ
タル演算集積回路は、命令データを記憶する命令用メモ
リと、この命令用メモリが出力する命令データのアドレ
スを指定するアドレス指定部と、前記命令用メモリが出
力した命令データを入力し、制御信号に変換して出力す
る命令解読部と、この命令解読部から出力された前記命
令データが分岐命令を表すものであるときに、分岐命令
信号に基づいて当該命令データのアドレスと分岐先のア
ドレスとを受け付けるアドレス選択部と、このアドレス
選択部が前記命令データのアドレスと前記分岐先のアド
レスとを受け付けたときに、記憶アドレスを進める記憶
アドレス発生部と、このアドレス選択回路で受け付けた
アドレスを、前記記憶アドレス発生部から入力したアド
レスに記憶するアドレス用メモリと、を具備することを
特徴とする。
タル演算集積回路は、命令データを記憶する命令用メモ
リと、この命令用メモリが出力する命令データのアドレ
スを指定するアドレス指定部と、前記命令用メモリが出
力した命令データを入力し、制御信号に変換して出力す
る命令解読部と、この命令解読部から出力された前記命
令データが分岐命令を表すものであるときに、分岐命令
信号に基づいて当該命令データのアドレスと分岐先のア
ドレスとを受け付けるアドレス選択部と、このアドレス
選択部が前記命令データのアドレスと前記分岐先のアド
レスとを受け付けたときに、記憶アドレスを進める記憶
アドレス発生部と、このアドレス選択回路で受け付けた
アドレスを、前記記憶アドレス発生部から入力したアド
レスに記憶するアドレス用メモリと、を具備することを
特徴とする。
【００２２】第２の発明に係わるデジタル演算集積回路
は、命令データを記憶する命令用メモリと、この命令用
メモリが出力する命令データのアドレスを指定するアド
レス指定部と、前記命令用メモリが出力した命令データ
を入力し、制御信号に変換して出力する命令解読部と、
前記命令解読部が前記命令用メモリから入力した命令デ
ータが繰り返し命令であるときに、この繰り返し命令に
よる繰り返し数を計数するカウンタと、少なくとも、前
記繰り返し命令を示す命令データのアドレスと前記カウ
ンタの計数値とを記憶するアドレス用メモリと、を具備
することを特徴とする。
は、命令データを記憶する命令用メモリと、この命令用
メモリが出力する命令データのアドレスを指定するアド
レス指定部と、前記命令用メモリが出力した命令データ
を入力し、制御信号に変換して出力する命令解読部と、
前記命令解読部が前記命令用メモリから入力した命令デ
ータが繰り返し命令であるときに、この繰り返し命令に
よる繰り返し数を計数するカウンタと、少なくとも、前
記繰り返し命令を示す命令データのアドレスと前記カウ
ンタの計数値とを記憶するアドレス用メモリと、を具備
することを特徴とする。
【００２３】
【作用】第１の発明に係わるデジタル演算集積回路で
は、アドレス指定部に指定されたアドレスの命令データ
を命令用メモリから読み出して命令解読部で解読し、か
かる命令データが分岐命令を示すものであるときは、こ
の命令データのアドレスおよび分岐先のアドレスのみを
アドレス選択部で選択し、これらのアドレスをアドレス
用メモリに記憶させる。
は、アドレス指定部に指定されたアドレスの命令データ
を命令用メモリから読み出して命令解読部で解読し、か
かる命令データが分岐命令を示すものであるときは、こ
の命令データのアドレスおよび分岐先のアドレスのみを
アドレス選択部で選択し、これらのアドレスをアドレス
用メモリに記憶させる。
【００２４】第２の発明に係わるデジタル演算集積回路
では、アドレス指定部に指定されたアドレスの命令デー
タを命令用メモリから読み出して命令解読部で解読し、
かかる命令データが繰り返し命令を示すものであるとき
は、このときの繰り返し数をカウンタで計数し、この命
令データのアドレスとカウンタによる計数値とをアドレ
ス用メモリに記憶させるものである。
では、アドレス指定部に指定されたアドレスの命令デー
タを命令用メモリから読み出して命令解読部で解読し、
かかる命令データが繰り返し命令を示すものであるとき
は、このときの繰り返し数をカウンタで計数し、この命
令データのアドレスとカウンタによる計数値とをアドレ
ス用メモリに記憶させるものである。
【００２５】
（実施例１）以下、第１の発明の一実施例について、図
面を用いて説明する。
面を用いて説明する。
【００２６】図１において、プログラムアドレスセレク
タ１０３は、選択信号１１０をローレベルとしたときは
Ａ入力（すなわち、加算器１０２の出力値）を、ハイレ
ベルとしたときはＢ入力（すなわち、分岐アドレス発生
回路１０１の出力値）を、それぞれ選択するように構成
されている。
タ１０３は、選択信号１１０をローレベルとしたときは
Ａ入力（すなわち、加算器１０２の出力値）を、ハイレ
ベルとしたときはＢ入力（すなわち、分岐アドレス発生
回路１０１の出力値）を、それぞれ選択するように構成
されている。
【００２７】ここで、デジタル演算集積回路をリセット
（もしくは初期化）した際は、制御信号１１０はローレ
ベルに設定されるので、プログラムアドレスセレクタ１
０３は加算器１０２からの入力値「００１」を選択す
る。この値はアドレスカウンタ用レジスタ１０４を介し
て命令用メモリ１０５に入力され、命令用メモリ１０５
は００１番地に記憶された命令データを出力する。
（もしくは初期化）した際は、制御信号１１０はローレ
ベルに設定されるので、プログラムアドレスセレクタ１
０３は加算器１０２からの入力値「００１」を選択す
る。この値はアドレスカウンタ用レジスタ１０４を介し
て命令用メモリ１０５に入力され、命令用メモリ１０５
は００１番地に記憶された命令データを出力する。
【００２８】命令解読部１０７は、入力した命令データ
を解読し、命令データが分岐命令を表すものでないとき
は、選択信号１１０をローレベルにしたまま、この命令
データを制御信号に変換して出力する。
を解読し、命令データが分岐命令を表すものでないとき
は、選択信号１１０をローレベルにしたまま、この命令
データを制御信号に変換して出力する。
【００２９】一方、解読した命令データが分岐命令を表
すものである場合は、命令解読部１０７は、選択信号１
１０をハイレベルに変更するとともに、この命令データ
を分岐命令信号１１１として分岐アドレス発生回路１０
１に転送する。分岐アドレス発生回路１０１は、この分
岐命令信号１１１から分岐先のアドレスを示すアドレス
信号を生成して、プログラムアドレスセレクタ１０３に
対して出力する。このとき、プログラムアドレスセレク
タ１０３は、選択信号１１０がハイレベルなので、この
分岐アドレス発生回路１０１から入力したアドレスの方
を、アドレスカウンタ用レジスタ１０４に対して出力す
る。これにより、命令用メモリ１０５からは、分岐先の
アドレスに記憶された命令データが出力される。
すものである場合は、命令解読部１０７は、選択信号１
１０をハイレベルに変更するとともに、この命令データ
を分岐命令信号１１１として分岐アドレス発生回路１０
１に転送する。分岐アドレス発生回路１０１は、この分
岐命令信号１１１から分岐先のアドレスを示すアドレス
信号を生成して、プログラムアドレスセレクタ１０３に
対して出力する。このとき、プログラムアドレスセレク
タ１０３は、選択信号１１０がハイレベルなので、この
分岐アドレス発生回路１０１から入力したアドレスの方
を、アドレスカウンタ用レジスタ１０４に対して出力す
る。これにより、命令用メモリ１０５からは、分岐先の
アドレスに記憶された命令データが出力される。
【００３０】分岐命令を表す命令デ−タのアドレスおよ
び分岐先のアドレスは、アドレス選択回路２００とアド
レス発生回路２１０とによって、アドレス用メモリ１０
８に記憶される。
び分岐先のアドレスは、アドレス選択回路２００とアド
レス発生回路２１０とによって、アドレス用メモリ１０
８に記憶される。
【００３１】アドレス選択回路２００は、システムクロ
ックΦにしたがって選択信号１１０を取り込むラッチ２
０２と、入力Ａより選択信号１１０を取り込むとともに
入力Ｂよりラッチ２０２の出力を取り込むＮＯＲ回路２
０４と、入力ＡよりシステムクロックΦを取り込むと共
に入力ＢよりＮＯＲ回路２０４の出力を取り込むＯＲ回
路２０６とによって構成されている。
ックΦにしたがって選択信号１１０を取り込むラッチ２
０２と、入力Ａより選択信号１１０を取り込むとともに
入力Ｂよりラッチ２０２の出力を取り込むＮＯＲ回路２
０４と、入力ＡよりシステムクロックΦを取り込むと共
に入力ＢよりＮＯＲ回路２０４の出力を取り込むＯＲ回
路２０６とによって構成されている。
【００３２】また、アドレス発生器２１０は、システム
クロックΦにしたがって、アドレス用メモリ１０８の記
憶アドレスを指定するアドレス信号を順次出力するラッ
チ２１４と、このラッチ２１４の出力を取り込んで
「１」を加算して再びラッチ２１４に送る加算器２１２
とによって構成されている。かかる構成により、０００
番地から始まるアドレスを順次発生させることができ
る。
クロックΦにしたがって、アドレス用メモリ１０８の記
憶アドレスを指定するアドレス信号を順次出力するラッ
チ２１４と、このラッチ２１４の出力を取り込んで
「１」を加算して再びラッチ２１４に送る加算器２１２
とによって構成されている。かかる構成により、０００
番地から始まるアドレスを順次発生させることができ
る。
【００３３】選択信号１１０がローレベルのときは、Ｎ
ＯＲ回路２０４の入力はＡ，Ｂともにローレベルである
ことより、出力は常にハイレベルとなるので、ＯＲ回路
２０６の出力も常にハイレベルに固定されている。した
がって、アドレス用メモリ１０８およびラッチ２１４は
動作しないので、アドレス用メモリ１０８に記録が行わ
れることはなく、また、アドレス発生器２１０の出力値
（アドレス用メモリ１０８の書き込みを行うアドレス）
が変化することもない。
ＯＲ回路２０４の入力はＡ，Ｂともにローレベルである
ことより、出力は常にハイレベルとなるので、ＯＲ回路
２０６の出力も常にハイレベルに固定されている。した
がって、アドレス用メモリ１０８およびラッチ２１４は
動作しないので、アドレス用メモリ１０８に記録が行わ
れることはなく、また、アドレス発生器２１０の出力値
（アドレス用メモリ１０８の書き込みを行うアドレス）
が変化することもない。
【００３４】これに対して、選択信号１１０がローレベ
ルからハイレベルに変化すると、ＮＯＲ回路２０４の入
力Ａがハイレベルになるので、出力はローレベルとな
る。したがって、ＯＲ回路２０６の出力は、システムク
ロックΦにしたがって変化する。これにより、アドレス
用メモリ１０８の書き込み信号入力端子／ＷＲおよびラ
ッチ２１４のクロック入力端子ＣＲには、システムクロ
ックΦと同一の信号が入力されることとなる。このよう
にして、このときのアドレスカウンタセレクタ１０４の
出力値である、分岐命令を示す命令データのアドレス
を、アドレス用メモリ１０８に記憶させることができ
る。
ルからハイレベルに変化すると、ＮＯＲ回路２０４の入
力Ａがハイレベルになるので、出力はローレベルとな
る。したがって、ＯＲ回路２０６の出力は、システムク
ロックΦにしたがって変化する。これにより、アドレス
用メモリ１０８の書き込み信号入力端子／ＷＲおよびラ
ッチ２１４のクロック入力端子ＣＲには、システムクロ
ックΦと同一の信号が入力されることとなる。このよう
にして、このときのアドレスカウンタセレクタ１０４の
出力値である、分岐命令を示す命令データのアドレス
を、アドレス用メモリ１０８に記憶させることができ
る。
【００３５】次に、選択信号１１０がハイレベルからロ
ーレベルに変化すると、ＮＯＲ回路２０４の入力Ａはロ
ーレベルになるが、ラッチ２０２の出力がローレベルか
らハイレベルに変化するので、出力はローレベルに維持
される、したがって、このときも、ＯＲ回路２０６の出
力はシステムクロックΦにしたがって変化する。このよ
うにして、このときのアドレスカウンタセレクタ２０４
の出力値である、分岐先のアドレスを、アドレス用メモ
リ１０８に記憶させることができる。なお、このとき、
アドレス発生器１０９の出力値は「１」だけ増加してい
るので、分岐先のアドレスを示す記録データは、分岐命
令を示す命令データのアドレスを示す記録データの次の
番地に記憶される。
ーレベルに変化すると、ＮＯＲ回路２０４の入力Ａはロ
ーレベルになるが、ラッチ２０２の出力がローレベルか
らハイレベルに変化するので、出力はローレベルに維持
される、したがって、このときも、ＯＲ回路２０６の出
力はシステムクロックΦにしたがって変化する。このよ
うにして、このときのアドレスカウンタセレクタ２０４
の出力値である、分岐先のアドレスを、アドレス用メモ
リ１０８に記憶させることができる。なお、このとき、
アドレス発生器１０９の出力値は「１」だけ増加してい
るので、分岐先のアドレスを示す記録データは、分岐命
令を示す命令データのアドレスを示す記録データの次の
番地に記憶される。
【００３６】続いて、次のシステムクロックにより、ラ
ッチ２０２の出力は、ハイレベルからローレベルに変化
する。これにより、ＮＯＲ回路２０４の出力はハイレベ
ルに固定され、したがってＯＲ回路２０６の出力もハイ
レベルに固定されるので、アドレス用メモリ１０８およ
びラッチ２１４の動作は停止する。
ッチ２０２の出力は、ハイレベルからローレベルに変化
する。これにより、ＮＯＲ回路２０４の出力はハイレベ
ルに固定され、したがってＯＲ回路２０６の出力もハイ
レベルに固定されるので、アドレス用メモリ１０８およ
びラッチ２１４の動作は停止する。
【００３７】このように、本実施例のデジタル演算集積
回路によれば、分岐命令を示す命令データのアドレスお
よび分岐先のアドレスのみをアドレス用メモリ１０８に
記憶させることとしたので、従来のデジタル演算集積回
路と比較して、記憶容量が非常に小さいアドレス用メモ
リ１０８を使用することが可能となる。
回路によれば、分岐命令を示す命令データのアドレスお
よび分岐先のアドレスのみをアドレス用メモリ１０８に
記憶させることとしたので、従来のデジタル演算集積回
路と比較して、記憶容量が非常に小さいアドレス用メモ
リ１０８を使用することが可能となる。
【００３８】なお、かかる効果は、本実施例に示したよ
うな、アーキテクチャとしてパイプライン構造を採用し
たデジタル演算集積回路において、特に顕著である。
うな、アーキテクチャとしてパイプライン構造を採用し
たデジタル演算集積回路において、特に顕著である。
【００３９】パイプライン構造とは、データ処理回路１
０７で命令データを解読する動作と、次の番地の命令デ
ータを命令用メモリ１０５から読み出す動作とを、同時
に平行させて行い、これにより、処理速度を向上させる
ものである。
０７で命令データを解読する動作と、次の番地の命令デ
ータを命令用メモリ１０５から読み出す動作とを、同時
に平行させて行い、これにより、処理速度を向上させる
ものである。
【００４０】ここで、パイプライン構造を用いたデジタ
ル演算集積回路では、データ処理回路１０７で解読され
た命令データが分岐命令であるときには、次に実行する
命令データは読み出されていない。このため、命令プロ
グラムに分岐命令が多い程処理速度が悪化するので、分
岐命令は極力使用しないのが一般的である。
ル演算集積回路では、データ処理回路１０７で解読され
た命令データが分岐命令であるときには、次に実行する
命令データは読み出されていない。このため、命令プロ
グラムに分岐命令が多い程処理速度が悪化するので、分
岐命令は極力使用しないのが一般的である。
【００４１】したがって、このようなデジタル演算集積
回路に本実施例を適用した場合には、命令用メモリ１０
５に対する記録が行われる頻度は非常に少なくなるの
で、特に顕著な効果を得ることができるのである。
回路に本実施例を適用した場合には、命令用メモリ１０
５に対する記録が行われる頻度は非常に少なくなるの
で、特に顕著な効果を得ることができるのである。
【００４２】また、図１に示した各構成部は、必ずしも
全体を１チップとして形成する必要はない。
全体を１チップとして形成する必要はない。
【００４３】例えば、図２に示したように、アドレス用
メモリ１０８、アドレス選択回路２００およびアドレス
発生器２１０を、それぞれ別個の独立した電気回路と
し、それ以外の部分を１チップに構成することとしても
よい。アドレス用メモリ１０８、アドレス選択回路２０
０およびアドレス発生器２１０は、開発時にのみ使用す
るものであり、量産後には使用しない。したがって、こ
れらの回路以外の部分のみを１チップ化して量産するこ
ととして、素子の単価を低価格化させることも可能であ
る。
メモリ１０８、アドレス選択回路２００およびアドレス
発生器２１０を、それぞれ別個の独立した電気回路と
し、それ以外の部分を１チップに構成することとしても
よい。アドレス用メモリ１０８、アドレス選択回路２０
０およびアドレス発生器２１０は、開発時にのみ使用す
るものであり、量産後には使用しない。したがって、こ
れらの回路以外の部分のみを１チップ化して量産するこ
ととして、素子の単価を低価格化させることも可能であ
る。
【００４４】また、図３に示すように、アドレス用メモ
リ１０８のみを別個の独立した電気回路とし、それ以外
の部分を１チップに構成することとしてもよい。このよ
うに、アドレス選択回路２００およびアドレス発生器２
１０をチップ内に組み込んだ場合、開発時の電気回路の
接続が図２に示した場合よりも簡単になり、その反面
で、素子の単価は実質的には上昇しない。
リ１０８のみを別個の独立した電気回路とし、それ以外
の部分を１チップに構成することとしてもよい。このよ
うに、アドレス選択回路２００およびアドレス発生器２
１０をチップ内に組み込んだ場合、開発時の電気回路の
接続が図２に示した場合よりも簡単になり、その反面
で、素子の単価は実質的には上昇しない。
【００４５】さらに、本実施例では、分岐命令を示す命
令データのアドレスや分岐先のアドレスをアドレス用メ
モリ１０８に記憶させる際に、このアドレス値のみを記
憶させることとしたが、このアドレス値と併せて命令デ
ータのアドレスと分岐先のアドレスとを識別するための
識別記号を記憶させることとしてもよい。例えば、命令
デ−タのアドレスを記憶される際に、これと併せて「Ｊ
ＵＭＰ」なる文字を記憶されることとすれば、ユーザは
このデ−タが命令デ−タのアドレスを示すものであり、
さらに、このデータの次のデータが分岐先のアドレスで
あると、即座に認識することができる。また、分岐先の
アドレスを記憶させる際に、他の識別記号を併せて記憶
させることとしてもよい。このように、アドレスデータ
と併せて、識別記号を記憶することにより、ユーザがデ
バッグを行う際の便宜を図ることができる。
令データのアドレスや分岐先のアドレスをアドレス用メ
モリ１０８に記憶させる際に、このアドレス値のみを記
憶させることとしたが、このアドレス値と併せて命令デ
ータのアドレスと分岐先のアドレスとを識別するための
識別記号を記憶させることとしてもよい。例えば、命令
デ−タのアドレスを記憶される際に、これと併せて「Ｊ
ＵＭＰ」なる文字を記憶されることとすれば、ユーザは
このデ−タが命令デ−タのアドレスを示すものであり、
さらに、このデータの次のデータが分岐先のアドレスで
あると、即座に認識することができる。また、分岐先の
アドレスを記憶させる際に、他の識別記号を併せて記憶
させることとしてもよい。このように、アドレスデータ
と併せて、識別記号を記憶することにより、ユーザがデ
バッグを行う際の便宜を図ることができる。
【００４６】（実施例２）次に、第１の発明の他の実施
例について、図４を用いて説明する。
例について、図４を用いて説明する。
【００４７】図４において、図１と同じ符号を付した構
成部分は、それぞれ図１と同じものである。
成部分は、それぞれ図１と同じものである。
【００４８】本実施例のデジタル演算集積回路は、アド
レスカウンタ用レジスタ１０４の出力端子とアドレス用
メモリ１０８のデータ入力端子との間にレジスタ群２２
０を設けた点で、上述の実施例１と異なる。
レスカウンタ用レジスタ１０４の出力端子とアドレス用
メモリ１０８のデータ入力端子との間にレジスタ群２２
０を設けた点で、上述の実施例１と異なる。
【００４９】このような構成によれば、分岐命令を示す
命令データのアドレスおよび分岐先のアドレスを、レジ
スタ群２２０に、一時的に記憶させることができる。し
たがって、アドレス用メモリ１０８としてアクセス時間
が遅いものを使用することが可能となる。
命令データのアドレスおよび分岐先のアドレスを、レジ
スタ群２２０に、一時的に記憶させることができる。し
たがって、アドレス用メモリ１０８としてアクセス時間
が遅いものを使用することが可能となる。
【００５０】本実施例のデジタル演算集積回路ではパイ
プライン構造を採用していることにより、分岐命令の頻
度が非常に少ないと考えられる。このことにより、この
ようにしてレジスタ群２２０にアドレスデータを一時的
に記憶させておくことが可能となる。
プライン構造を採用していることにより、分岐命令の頻
度が非常に少ないと考えられる。このことにより、この
ようにしてレジスタ群２２０にアドレスデータを一時的
に記憶させておくことが可能となる。
【００５１】なお、本実施例のデジタル演算集積回路に
おいても、上述の実施例１の場合と同様、アドレス用メ
モリ１０８やアドレス選択回路２００、アドレス発生器
２１０、レジスタ群２２０、或いはこれらの一部を別個
の独立した電気回路とし、それ以外の部分を１チップに
構成することとしてもよいことはもちろんである。
おいても、上述の実施例１の場合と同様、アドレス用メ
モリ１０８やアドレス選択回路２００、アドレス発生器
２１０、レジスタ群２２０、或いはこれらの一部を別個
の独立した電気回路とし、それ以外の部分を１チップに
構成することとしてもよいことはもちろんである。
【００５２】（実施例３）次に、第２の発明の一実施例
について、図５を用いて説明する。
について、図５を用いて説明する。
【００５３】図５において、図１と同じ符号を付した構
成部分は、それぞれ図１と同じものである。
成部分は、それぞれ図１と同じものである。
【００５４】アドレス用メモリ制御回路２３０は、シス
テムクロックΦにしたがって繰り返し命令信号１１２を
保持するレジスタ２３２と、繰り返し命令信号１１２を
Ａ入力とするとともにレジスタ２３２の出力をインバー
タ２３４で反転させた信号をＢ入力とするＮＡＮＤ回路
２３６と、繰り返し命令信号１１２をＡ入力とするとと
もにＮＡＮＤ回路２３６の出力をＢ入力とするＡＮＤ回
路２３８とによって構成されている。
テムクロックΦにしたがって繰り返し命令信号１１２を
保持するレジスタ２３２と、繰り返し命令信号１１２を
Ａ入力とするとともにレジスタ２３２の出力をインバー
タ２３４で反転させた信号をＢ入力とするＮＡＮＤ回路
２３６と、繰り返し命令信号１１２をＡ入力とするとと
もにＮＡＮＤ回路２３６の出力をＢ入力とするＡＮＤ回
路２３８とによって構成されている。
【００５５】また、繰り返し数計数回路２４０は、繰り
返し命令信号１１２反転させるインバータ２４４と、シ
ステムクロックΦをＡ入力とするとともにインバータ２
４４の出力をＢ入力とするＯＲ回路２４６と、このＯＲ
回路２４６の出力を作動クロックとするとともにインバ
ータ２４４の出力をリセット入力Ｒとするカウンタ２４
２とによって構成されている。
返し命令信号１１２反転させるインバータ２４４と、シ
ステムクロックΦをＡ入力とするとともにインバータ２
４４の出力をＢ入力とするＯＲ回路２４６と、このＯＲ
回路２４６の出力を作動クロックとするとともにインバ
ータ２４４の出力をリセット入力Ｒとするカウンタ２４
２とによって構成されている。
【００５６】このようなデジタル演算集積回路におい
て、電源をオンさせた際は、繰り返し命令信号１１２は
ローレベルに設定されるので、ＯＲ回路１１３の出力
は、このＯＲ回路１１３のＡ入力であるシステムクロッ
クΦと同一の信号を出力する。したがって、アドレスカ
ウンタ用レジスタ１０４は、システムクロックΦにした
がって作動する。
て、電源をオンさせた際は、繰り返し命令信号１１２は
ローレベルに設定されるので、ＯＲ回路１１３の出力
は、このＯＲ回路１１３のＡ入力であるシステムクロッ
クΦと同一の信号を出力する。したがって、アドレスカ
ウンタ用レジスタ１０４は、システムクロックΦにした
がって作動する。
【００５７】また、これと同様に、ＯＲ回路１１４の出
力も、繰り返し命令信号１１２がローレベルであること
より、Ａ入力であるシステムクロックΦと同一の信号を
出力する。したがって、命令レジスタ１０６も、システ
ムクロックΦにしたがって作動する。
力も、繰り返し命令信号１１２がローレベルであること
より、Ａ入力であるシステムクロックΦと同一の信号を
出力する。したがって、命令レジスタ１０６も、システ
ムクロックΦにしたがって作動する。
【００５８】命令解読部１０７が解読した命令データが
繰り返し命令を表すものでないときは、繰り返し命令信
号１１２はローレベルのままであり、上述の実施例１の
場合と同様の動作を行う。
繰り返し命令を表すものでないときは、繰り返し命令信
号１１２はローレベルのままであり、上述の実施例１の
場合と同様の動作を行う。
【００５９】このとき、ＡＮＤ回路２３８のＡ入力がロ
ーレベルであることより、アドレス用メモリ制御回路２
３０の出力もローレベルとなるので、アドレス用メモリ
１０８への入力データを選択する記憶データセレクタ２
４０はＢ入力を選択し、アドレス用メモリ１０８はアド
レスカウンタ用レジスタ１０４の出力値を順次記憶す
る。
ーレベルであることより、アドレス用メモリ制御回路２
３０の出力もローレベルとなるので、アドレス用メモリ
１０８への入力データを選択する記憶データセレクタ２
４０はＢ入力を選択し、アドレス用メモリ１０８はアド
レスカウンタ用レジスタ１０４の出力値を順次記憶す
る。
【００６０】一方、解読した命令データが繰り返し命令
を表すものである場合は、命令解読部１０７は、繰り返
し命令信号１１２をハイレベルに変更する。これによ
り、ＯＲ回路１１３，１１４の出力、すなわち、アドレ
スカウンタ用レジスタ１０４および命令レジスタ１０６
の入力クロックは、ハイレベルに固定される。このた
め、アドレスカウンタ用レジスタ１０４および命令レジ
スタ１０６は、作動しなくなる。したがって、命令解読
部１０７は、命令レジスタ１０６から同じ命令データを
入力したままの状態となり、これにより、命令解読部１
０７は、同じ制御信号を出力したままの状態となる。
を表すものである場合は、命令解読部１０７は、繰り返
し命令信号１１２をハイレベルに変更する。これによ
り、ＯＲ回路１１３，１１４の出力、すなわち、アドレ
スカウンタ用レジスタ１０４および命令レジスタ１０６
の入力クロックは、ハイレベルに固定される。このた
め、アドレスカウンタ用レジスタ１０４および命令レジ
スタ１０６は、作動しなくなる。したがって、命令解読
部１０７は、命令レジスタ１０６から同じ命令データを
入力したままの状態となり、これにより、命令解読部１
０７は、同じ制御信号を出力したままの状態となる。
【００６１】繰り返し命令信号１１２がローレベルから
ハイレベルとなった最初の１サイクルは、ＮＡＮＤ回路
２３６のＡ入力、Ｂ入力共にハイレベルとなるので、こ
のＮＡＮＤ回路２３８の出力はローレベルとなる。ま
た、次のサイクル以降は、レジスタ２３２の出力がロー
レベルからハイレベルに変化することより、ＮＡＮＤ回
路２３６のＢ入力はハイレベルとなる。したがって、こ
のＮＡＮＤ回路２３８の出力はハイレベルとなるので、
ＡＮＤ回路２３８の出力はハイレベルとなる。すなわ
ち、アドレス用制御回路２３０は、繰り返し命令信号１
１２がハイレベルとなった後の最初の１サイクルのみロ
ーレベルを維持し、その後、ハイレベルに移行する。こ
れにより、記憶データセレクタ２５０の出力として、繰
り返し数計数回路２４０の出力が選択される。
ハイレベルとなった最初の１サイクルは、ＮＡＮＤ回路
２３６のＡ入力、Ｂ入力共にハイレベルとなるので、こ
のＮＡＮＤ回路２３８の出力はローレベルとなる。ま
た、次のサイクル以降は、レジスタ２３２の出力がロー
レベルからハイレベルに変化することより、ＮＡＮＤ回
路２３６のＢ入力はハイレベルとなる。したがって、こ
のＮＡＮＤ回路２３８の出力はハイレベルとなるので、
ＡＮＤ回路２３８の出力はハイレベルとなる。すなわ
ち、アドレス用制御回路２３０は、繰り返し命令信号１
１２がハイレベルとなった後の最初の１サイクルのみロ
ーレベルを維持し、その後、ハイレベルに移行する。こ
れにより、記憶データセレクタ２５０の出力として、繰
り返し数計数回路２４０の出力が選択される。
【００６２】また、繰り返し命令信号１１２がハイレベ
ルになると、カウンタ２４２のリセット入力Ｒが解除さ
れるとともに、このカウンタ２４２の入力クロックがシ
ステムクロックΦにしたがって変化するようになり、繰
り返し数計数回路２４０の計数が開始される。
ルになると、カウンタ２４２のリセット入力Ｒが解除さ
れるとともに、このカウンタ２４２の入力クロックがシ
ステムクロックΦにしたがって変化するようになり、繰
り返し数計数回路２４０の計数が開始される。
【００６３】さらに、上述のようにアドレス用制御回路
２３０がハイレベルとなると、ＯＲ回路２６０の出力は
ハイレベルに固定されため、アドレス発生器１０９の動
作は停止する。このため、記憶データセレクタ２５０の
出力（繰り返し数計数回路２４０の出力）は、アドレス
用メモリ１０８の同一のアドレスに随時記録されてい
る。
２３０がハイレベルとなると、ＯＲ回路２６０の出力は
ハイレベルに固定されため、アドレス発生器１０９の動
作は停止する。このため、記憶データセレクタ２５０の
出力（繰り返し数計数回路２４０の出力）は、アドレス
用メモリ１０８の同一のアドレスに随時記録されてい
る。
【００６４】繰り返し命令の実行が終了すると、繰り返
し命令信号１１２は再びローレベルとなるので、アドレ
ス発生器１０９は動作を再開する。これにより、上述の
繰り返し数計数回路２４０の最後の出力値がそのまま当
該アドレスに記憶される。また、記憶データセレクタ２
５０はＢ入力を選択するので、アドレス用メモリ１０８
は、再びアドレスカウンタ用レジスタ１０４の出力値を
順次記憶する。
し命令信号１１２は再びローレベルとなるので、アドレ
ス発生器１０９は動作を再開する。これにより、上述の
繰り返し数計数回路２４０の最後の出力値がそのまま当
該アドレスに記憶される。また、記憶データセレクタ２
５０はＢ入力を選択するので、アドレス用メモリ１０８
は、再びアドレスカウンタ用レジスタ１０４の出力値を
順次記憶する。
【００６５】このように、本実施例のデジタル演算集積
回路によれば、繰り返し命令を実行した際には、この繰
り返し命令を示す命令データのアドレスおよび繰り返し
の回数のみをアドレス用メモリ１０８に記憶させること
としたので、従来のデジタル演算集積回路と比較して、
記憶容量が非常に小さいアドレス用メモリ１０８を使用
することが可能となる。
回路によれば、繰り返し命令を実行した際には、この繰
り返し命令を示す命令データのアドレスおよび繰り返し
の回数のみをアドレス用メモリ１０８に記憶させること
としたので、従来のデジタル演算集積回路と比較して、
記憶容量が非常に小さいアドレス用メモリ１０８を使用
することが可能となる。
【００６６】なお、本実施例のデジタル演算集積回路に
おいても、上述の実施例１の場合と同様、アドレス用メ
モリ１０８やアドレス発生器２１０、アドレス用メモリ
制御回路２３０、繰り返し数計数回路２４０、記憶デー
タセレクタ２５０、或いはこれらの一部を別個の独立し
た電気回路とし、それ以外の部分を１チップに構成する
こととしてもよいことはもちろんである。
おいても、上述の実施例１の場合と同様、アドレス用メ
モリ１０８やアドレス発生器２１０、アドレス用メモリ
制御回路２３０、繰り返し数計数回路２４０、記憶デー
タセレクタ２５０、或いはこれらの一部を別個の独立し
た電気回路とし、それ以外の部分を１チップに構成する
こととしてもよいことはもちろんである。
【００６７】さらに、本実施例では、命令データのアド
レスや繰り返しの回数をアドレス用メモリ１０８に記憶
させる際に、これらの値のみを記憶させることとした
が、かかる値と併せて命令データのアドレスと繰り返し
の回数とを識別するための識別記号を記憶させることと
してもよい。例えば、繰り返し命令を示す命令データの
アドレスと共に、「ＬＯＯＰ」なる文字を記憶させるこ
ととすれば、ユーザは、このデータが繰り返し命令を示
す命令データのアドレスであり、次のデータが繰り返し
数であると即座に認識することができる。また、繰り返
し数を記憶させる際に、他の識別記号を併せて記憶させ
ることとしてもよい。このように、アドレスや繰り返し
数のデータと併せて識別記号を記憶することにより、ユ
ーザがデバッグを行う際の便宜を図ることができる。
レスや繰り返しの回数をアドレス用メモリ１０８に記憶
させる際に、これらの値のみを記憶させることとした
が、かかる値と併せて命令データのアドレスと繰り返し
の回数とを識別するための識別記号を記憶させることと
してもよい。例えば、繰り返し命令を示す命令データの
アドレスと共に、「ＬＯＯＰ」なる文字を記憶させるこ
ととすれば、ユーザは、このデータが繰り返し命令を示
す命令データのアドレスであり、次のデータが繰り返し
数であると即座に認識することができる。また、繰り返
し数を記憶させる際に、他の識別記号を併せて記憶させ
ることとしてもよい。このように、アドレスや繰り返し
数のデータと併せて識別記号を記憶することにより、ユ
ーザがデバッグを行う際の便宜を図ることができる。
【００６８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、命令プログラムのステップ数が多くても容量の非
常に小さいアドレス用メモリを使用することが可能なデ
ジタル演算集積回路を提供することができる。
れば、命令プログラムのステップ数が多くても容量の非
常に小さいアドレス用メモリを使用することが可能なデ
ジタル演算集積回路を提供することができる。
【００６９】したがって、本発明によれば、デジタル演
算集積回路を低価格で提供することが可能となる。
算集積回路を低価格で提供することが可能となる。
【図１】第１の発明の一実施例に係わるデジタル演算集
積回路を示す電気回路図である。
積回路を示す電気回路図である。
【図２】図１に示したデジタル演算集積回路において、
１チップで形成する部分と独立させて形成する部分との
区分の一例を示す電気回路図である。
１チップで形成する部分と独立させて形成する部分との
区分の一例を示す電気回路図である。
【図３】図１に示したデジタル演算集積回路において、
１チップで形成する部分と独立させて形成する部分との
区分の他の例を示す電気回路図である。
１チップで形成する部分と独立させて形成する部分との
区分の他の例を示す電気回路図である。
【図４】第１の発明の他の実施例に係わるデジタル演算
集積回路を示す電気回路図である。
集積回路を示す電気回路図である。
【図５】第２の発明の一実施例に係わるデジタル演算集
積回路を示す電気回路図である。
積回路を示す電気回路図である。
【図６】従来のデジタル演算集積回路の一例を示す電気
回路図である。
回路図である。
１０１ 分岐アドレス発生回路 １０２ 加算器 １０３ プログラムアドレスセレクタ １０４ アドレスカウンタ用レジスタ １０５ 命令用メモリ １０６ 命令レジスタ １０７ 命令解読部 １０８ アドレス用メモリ ２００ アドレス選択回路 ２１０ アドレス発生器 ２３０ アドレス用メモリ制御回路 ２４０ 繰り返し数計数回路 ２５０ 記憶データセレクタ
Claims (4)
- 【請求項１】命令データを記憶する命令用メモリと、 この命令用メモリが出力する命令データのアドレスを指
定するアドレス指定部と、 前記命令用メモリが出力した命令データを入力し、制御
信号に変換して出力する命令解読部と、 この命令解読部から出力された前記命令データが分岐命
令を表すものであるときに、分岐命令信号に基づいて当
該命令データのアドレスと分岐先のアドレスとを受け付
けるアドレス選択部と、 このアドレス選択部が前記命令データのアドレスと前記
分岐先のアドレスとを受け付けたときに、記憶アドレス
を進める記憶アドレス発生部と、 このアドレス選択回路で受け付けたアドレスを、前記記
憶アドレス発生部から入力したアドレスに記憶するアド
レス用メモリと、 を具備することを特徴とするデジタル演算集積回路。 - 【請求項２】前記命令データのアドレスと前記分岐先の
アドレスとを識別するための識別記号を前記アドレス用
メモリに記憶させる手段をさらに具備することを特徴と
する、請求項１記載のデジタル演算集積回路。 - 【請求項３】命令データを記憶する命令用メモリと、 この命令用メモリが出力する命令データのアドレスを指
定するアドレス指定部と、 前記命令用メモリが出力した命令データを入力し、制御
信号に変換して出力する命令解読部と、 前記命令解読部が前記命令用メモリから入力した命令デ
ータが繰り返し命令であるときに、この繰り返し命令に
よる繰り返し数を計数するカウンタと、 少なくとも、前記繰り返し命令を示す命令データのアド
レスと前記カウンタの計数値とを記憶するアドレス用メ
モリと、 を具備することを特徴とするデジタル演算集積回路。 - 【請求項４】前記命令データのアドレスと前記カウンタ
の計数値とを識別するための識別記号を前記アドレス用
メモリに記憶させる手段をさらに具備することを特徴と
する、請求項３記載のデジタル演算集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343294A JPH05173779A (ja) | 1991-12-25 | 1991-12-25 | デジタル演算集積回路 |
| US07/994,430 US5490277A (en) | 1991-12-25 | 1992-12-23 | Digital computation integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343294A JPH05173779A (ja) | 1991-12-25 | 1991-12-25 | デジタル演算集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173779A true JPH05173779A (ja) | 1993-07-13 |
Family
ID=18360407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343294A Pending JPH05173779A (ja) | 1991-12-25 | 1991-12-25 | デジタル演算集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5490277A (ja) |
| JP (1) | JPH05173779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062684B2 (en) | 2002-12-19 | 2006-06-13 | International Business Machines Corporation | Enabling tracing of a repeat instruction |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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