JPH07182242A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH07182242A JPH07182242A JP32666093A JP32666093A JPH07182242A JP H07182242 A JPH07182242 A JP H07182242A JP 32666093 A JP32666093 A JP 32666093A JP 32666093 A JP32666093 A JP 32666093A JP H07182242 A JPH07182242 A JP H07182242A
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- JP
- Japan
- Prior art keywords
- address
- ring
- register
- unit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】
【目的】スタックを操作し他のプロシジャへの移入処理
を行うスタック命令におけるファームウェアの動作の中
で、異なる保護レベルを持つ二つのスタック領域に交互
にメモリアクセスを行う場合、各メモリの実施毎にリン
グレジスタの内容をファームウェアによって変更する必
要をなくし、スタック命令におけるファームウェア動作
をより高速に実行する。 【構成】ファームウェアにおけるメモリアクセス時その
アドレス設定用のアドレスレジスタにリング保護レベル
を設定するリングレジスタを一対一に対応させて持つ。
ファームウェアは、メモリアクセスの際、最初に各アド
レスレジスタに希望するアドレスを設定し、そのアドレ
スレジスタに対応する各リングレジスタに、そのアドレ
スで示される主記憶領域のリングレベルをセットする。
を行うスタック命令におけるファームウェアの動作の中
で、異なる保護レベルを持つ二つのスタック領域に交互
にメモリアクセスを行う場合、各メモリの実施毎にリン
グレジスタの内容をファームウェアによって変更する必
要をなくし、スタック命令におけるファームウェア動作
をより高速に実行する。 【構成】ファームウェアにおけるメモリアクセス時その
アドレス設定用のアドレスレジスタにリング保護レベル
を設定するリングレジスタを一対一に対応させて持つ。
ファームウェアは、メモリアクセスの際、最初に各アド
レスレジスタに希望するアドレスを設定し、そのアドレ
スレジスタに対応する各リングレジスタに、そのアドレ
スで示される主記憶領域のリングレベルをセットする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置のリング
保護における、スタック操作関係のファームウェアのメ
モリアクセスの高速化に関する。
保護における、スタック操作関係のファームウェアのメ
モリアクセスの高速化に関する。
【０００２】
【従来の技術】一般に、従来の情報処理装置において、
リングレベルを考慮した方式に特開昭６３−７５２号公
報に開示されている。
リングレベルを考慮した方式に特開昭６３−７５２号公
報に開示されている。
【０００３】一般に、ファームウェアがメモリアクセス
を行うときに使用するアドレス指示のための複数のアド
レスレジスタと、リング保護の保護レベルを示す唯一の
リングレジスタは、独立して存在し、リング保護のチェ
ックはメモリアクセス実施時にハードウェアがこの二種
類のレジスタの内容を同時に参照することにより実施さ
れる。
を行うときに使用するアドレス指示のための複数のアド
レスレジスタと、リング保護の保護レベルを示す唯一の
リングレジスタは、独立して存在し、リング保護のチェ
ックはメモリアクセス実施時にハードウェアがこの二種
類のレジスタの内容を同時に参照することにより実施さ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
技術ではスタックを操作し他のプロシジャへの移入処理
を行うスタック命令におけるファームウェアの動作の中
で、異なる保護レベルを持つ二つのスタック領域に交互
にメモリアクセスを行う場合、各メモリアクセスの実施
毎にリングレジスタの内容をファームウェアによって変
更したうえでアクセスリストを発行する必要がある。そ
のためリングレジスタの更新が頻繁に起こり、性能向上
の障害となる。本発明はこのような事情に鑑みなされた
もので、その目的は、スタック関係ソフトウェア命令に
おけるファームウェアのメモリアクセス動作の高速化に
ある。
技術ではスタックを操作し他のプロシジャへの移入処理
を行うスタック命令におけるファームウェアの動作の中
で、異なる保護レベルを持つ二つのスタック領域に交互
にメモリアクセスを行う場合、各メモリアクセスの実施
毎にリングレジスタの内容をファームウェアによって変
更したうえでアクセスリストを発行する必要がある。そ
のためリングレジスタの更新が頻繁に起こり、性能向上
の障害となる。本発明はこのような事情に鑑みなされた
もので、その目的は、スタック関係ソフトウェア命令に
おけるファームウェアのメモリアクセス動作の高速化に
ある。
【０００５】
【課題を解決するための手段】本発明の第１の装置は、
アドレスを記憶するアドレス記憶部およびこのアドレス
記憶部に対応する記憶領域に対するリング保護で使用す
るリング番号を格納するリング番号記憶部とからなるレ
ジスタを複数有するアドレスレジスタファイル手段（以
下アドレスレジスタファイル）と、このアドレスレジス
タファイルのうち指定したアドレスを格納したアドレス
記憶部を含むレジスタを選択するレジスタ選択手段（以
下レジスタ選択部）と、このレジスタ選択部で選択され
たレジスタのリング記憶部から読出されるリングレベル
値よりアクセスしようとした記憶領域のリングレベルが
低い場合例外条件が報告されるリング保護チェック手段
（以下リング保護チェック部）と、前記レジスタ選択部
で、選択されたレジスタのアドレス記憶部から読出され
るアドレスを使用して記憶領域へアクセスするためのア
ドレス計算をするアドレス計算手段とを含む。
アドレスを記憶するアドレス記憶部およびこのアドレス
記憶部に対応する記憶領域に対するリング保護で使用す
るリング番号を格納するリング番号記憶部とからなるレ
ジスタを複数有するアドレスレジスタファイル手段（以
下アドレスレジスタファイル）と、このアドレスレジス
タファイルのうち指定したアドレスを格納したアドレス
記憶部を含むレジスタを選択するレジスタ選択手段（以
下レジスタ選択部）と、このレジスタ選択部で選択され
たレジスタのリング記憶部から読出されるリングレベル
値よりアクセスしようとした記憶領域のリングレベルが
低い場合例外条件が報告されるリング保護チェック手段
（以下リング保護チェック部）と、前記レジスタ選択部
で、選択されたレジスタのアドレス記憶部から読出され
るアドレスを使用して記憶領域へアクセスするためのア
ドレス計算をするアドレス計算手段とを含む。
【０００６】本発明の第２の装置は、前記アドレスレジ
スタファイルのアドレス記憶部に記憶領域のアドレスを
設定するアドレス設定手段（以下アドレス設定部）と、
このアドレス設定部によるアドレス設定動作とは独立し
て前記アドレスレジスタファイルのリング記憶部に記憶
領域のリング保護で使用するリング番号を設定するリン
グ番号設定手段とを含む。
スタファイルのアドレス記憶部に記憶領域のアドレスを
設定するアドレス設定手段（以下アドレス設定部）と、
このアドレス設定部によるアドレス設定動作とは独立し
て前記アドレスレジスタファイルのリング記憶部に記憶
領域のリング保護で使用するリング番号を設定するリン
グ番号設定手段とを含む。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】図１を参照すると本発明の一実施例は主記
憶のリング保護のために保護レべルを複数持ちマイクロ
プログラムによって制御される情報処理装置に適用され
る。本発明の一実施例は、マイクロプログラムがアクセ
スしようとする主記憶のアドレスを格納する複数のアド
レス記憶部１−４とこれらアドレス記憶部１−４のそれ
ぞれに対応する主記憶領域に対するリング保護で使用す
るリング番号を格納する複数のリング番号記憶部１−４
とからなるアドレスレジスタファイル１０３，ファーム
ウェアが最初のスタック関係のメモリに対するアクセス
のリクエストを発行するときにアクセスしようとする主
記憶のアドレスをレジスタファイル１０３の任意のアド
レス計算部に設定するアドレス設定部１０２、このアド
レス設定部１０２で設定したアドレス記憶部に対応する
リング番号記憶部に、該アドレスに対応する主記憶領域
に対するリング保護で使用するリング番号を設定するリ
ング番号設定部１０１，ファームウェアがメモリアクセ
スリクエストを発行し実行するときに希望するアドレス
の格納されたアドレスレジスタファイル１０３の１対の
アドレス記憶部およびリング番号記憶部からなるアドレ
スレジスタを選択するためのレジスタ選択部１０６、こ
のレジスタ選択部１０６の内容により選択されたアドレ
スレジスタのリング番号記憶部から読出されたリングレ
ベル値よりアクセスしようとした主記憶領域のリングレ
ベルが低い場合に例外条件がハードウェアにより報告さ
れるリング保護チェック部１０４、および前記レジスタ
選択部１０６の内容により選択されたアドレスレジスタ
のアドレス記憶部から読出されるアドレスを使用して主
記憶へアクセスするためのアドレス計算をするアドレス
計算部１５を含む。
憶のリング保護のために保護レべルを複数持ちマイクロ
プログラムによって制御される情報処理装置に適用され
る。本発明の一実施例は、マイクロプログラムがアクセ
スしようとする主記憶のアドレスを格納する複数のアド
レス記憶部１−４とこれらアドレス記憶部１−４のそれ
ぞれに対応する主記憶領域に対するリング保護で使用す
るリング番号を格納する複数のリング番号記憶部１−４
とからなるアドレスレジスタファイル１０３，ファーム
ウェアが最初のスタック関係のメモリに対するアクセス
のリクエストを発行するときにアクセスしようとする主
記憶のアドレスをレジスタファイル１０３の任意のアド
レス計算部に設定するアドレス設定部１０２、このアド
レス設定部１０２で設定したアドレス記憶部に対応する
リング番号記憶部に、該アドレスに対応する主記憶領域
に対するリング保護で使用するリング番号を設定するリ
ング番号設定部１０１，ファームウェアがメモリアクセ
スリクエストを発行し実行するときに希望するアドレス
の格納されたアドレスレジスタファイル１０３の１対の
アドレス記憶部およびリング番号記憶部からなるアドレ
スレジスタを選択するためのレジスタ選択部１０６、こ
のレジスタ選択部１０６の内容により選択されたアドレ
スレジスタのリング番号記憶部から読出されたリングレ
ベル値よりアクセスしようとした主記憶領域のリングレ
ベルが低い場合に例外条件がハードウェアにより報告さ
れるリング保護チェック部１０４、および前記レジスタ
選択部１０６の内容により選択されたアドレスレジスタ
のアドレス記憶部から読出されるアドレスを使用して主
記憶へアクセスするためのアドレス計算をするアドレス
計算部１５を含む。
【０００９】この一実施例においては、ファームウェア
がメモリをアクセスする場合にそのアドレスを指定する
のに使用するアドレスレジスタを、情報処理装置が４つ
持つ場合を示している。アドレスレジスタファイル１０
３には４つのリング番号記憶部と４つのアドレス記憶部
が存在し、それぞれ一対一に対応している。すなわちこ
の中のアドレス記憶部１を使用してメモリをアクセスす
る場合には、そのときにリング保護に使用するリング番
号としてリング番号記憶部１の内容が使用される。
がメモリをアクセスする場合にそのアドレスを指定する
のに使用するアドレスレジスタを、情報処理装置が４つ
持つ場合を示している。アドレスレジスタファイル１０
３には４つのリング番号記憶部と４つのアドレス記憶部
が存在し、それぞれ一対一に対応している。すなわちこ
の中のアドレス記憶部１を使用してメモリをアクセスす
る場合には、そのときにリング保護に使用するリング番
号としてリング番号記憶部１の内容が使用される。
【００１０】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１１】図１を参照すると、ファームウェアが最初
のスタック関係のメモリに対するアクセスリクエストを
発行するときには、アドレス設定部１０２からアクセス
しようとする主記憶のアドレスをアドレスレジスタファ
イル１０３の中にの任意のアドレス記憶部に設定する。
また、このアドレスに対応する主記憶領域に対するリン
グ保護で使用するリング番号をリング番号設定部１０１
からアドレスレジスタファイル１０３の中の先に設定し
たアドレス記憶部に対応するリング番号記憶部にセット
する。そして実際のアクセス実行時にはレジスタ選択部
１０６によって必要とするアドレスが入ったアドレスレ
ジスタを選択してアクセシリクエストを発行することに
より、リング番号は選択されたアドレスレジスタに対応
するリング番号記憶部からリング保護チェック部１０４
へ、またアドレスは選択されたアドレスレジスタファイ
ル１０３のアドレス記憶部からアドレス計算部１０５へ
送られる。そして主記憶へのアクセスはアドレス計算部
１０５に送られた値を使用して実施される。また、リン
グ保護のチェックはリング保護チェック部１０４に送ら
れた値を使用して実施される、すなわち、アクセスしよ
うとした主記憶領域のリングレベルが、リング保護チェ
ック部１０４に送られた値より権限が低い場合に例外条
件がハードウェアにより報告される。スタック関係の命
令のようにリングレベルの異なる複数の主記憶領域への
アクセスを交互に発行する場合には、アドレスレジスタ
ファイル１０３の各レジスタにそれぞれのアドレスと、
それに対応するリング番号を登録しておくことにより、
アクセス毎にリングレジスタの内容を更新する必要が無
くなり、ファームウェアの主記憶アクセス処理の高速化
を実現することが出来る。
のスタック関係のメモリに対するアクセスリクエストを
発行するときには、アドレス設定部１０２からアクセス
しようとする主記憶のアドレスをアドレスレジスタファ
イル１０３の中にの任意のアドレス記憶部に設定する。
また、このアドレスに対応する主記憶領域に対するリン
グ保護で使用するリング番号をリング番号設定部１０１
からアドレスレジスタファイル１０３の中の先に設定し
たアドレス記憶部に対応するリング番号記憶部にセット
する。そして実際のアクセス実行時にはレジスタ選択部
１０６によって必要とするアドレスが入ったアドレスレ
ジスタを選択してアクセシリクエストを発行することに
より、リング番号は選択されたアドレスレジスタに対応
するリング番号記憶部からリング保護チェック部１０４
へ、またアドレスは選択されたアドレスレジスタファイ
ル１０３のアドレス記憶部からアドレス計算部１０５へ
送られる。そして主記憶へのアクセスはアドレス計算部
１０５に送られた値を使用して実施される。また、リン
グ保護のチェックはリング保護チェック部１０４に送ら
れた値を使用して実施される、すなわち、アクセスしよ
うとした主記憶領域のリングレベルが、リング保護チェ
ック部１０４に送られた値より権限が低い場合に例外条
件がハードウェアにより報告される。スタック関係の命
令のようにリングレベルの異なる複数の主記憶領域への
アクセスを交互に発行する場合には、アドレスレジスタ
ファイル１０３の各レジスタにそれぞれのアドレスと、
それに対応するリング番号を登録しておくことにより、
アクセス毎にリングレジスタの内容を更新する必要が無
くなり、ファームウェアの主記憶アクセス処理の高速化
を実現することが出来る。
【００１２】また、アドレスレジスタファイル１０３の
中のすべてのリング番号記憶部を、同一のリング番号に
書き換えることにより、スタック処理終了後のファーム
ウェア処理ではリング番号記憶部の内容を気にすること
なく処理を進めることが可能となる。アドレスレジスタ
ファイル１０３の中のリング番号記憶部とアドレス記憶
部は対になっており、アクセスリクエスト発行時には同
時に両方のデータが参照されるが、設定はそれぞれ独立
して行う事ができるため、アドレス記憶部の内容だけ変
更して、リング番号記憶部の内容は以前のままの値を使
用するような使い方もできる。
中のすべてのリング番号記憶部を、同一のリング番号に
書き換えることにより、スタック処理終了後のファーム
ウェア処理ではリング番号記憶部の内容を気にすること
なく処理を進めることが可能となる。アドレスレジスタ
ファイル１０３の中のリング番号記憶部とアドレス記憶
部は対になっており、アクセスリクエスト発行時には同
時に両方のデータが参照されるが、設定はそれぞれ独立
して行う事ができるため、アドレス記憶部の内容だけ変
更して、リング番号記憶部の内容は以前のままの値を使
用するような使い方もできる。
【００１３】
【発明の効果】以上説明したように本発明によれば、主
記憶のリング保護のために保護レベルを複数持つ情報処
理装置において、ファームウェアが、異なるリングレベ
ルを持つ二つのスタック領域に交互にメモリアクセスを
行う場合に、毎回リングレジスタの内容を書き換える異
なく主記憶アクセスリクエストを発行する事ができるた
め、スタック命令の処理速度が従来のものよりも向上す
る。
記憶のリング保護のために保護レベルを複数持つ情報処
理装置において、ファームウェアが、異なるリングレベ
ルを持つ二つのスタック領域に交互にメモリアクセスを
行う場合に、毎回リングレジスタの内容を書き換える異
なく主記憶アクセスリクエストを発行する事ができるた
め、スタック命令の処理速度が従来のものよりも向上す
る。
【図１】本発明の一実施例の構成を示す図である。
１０１ リング番号設定部 １０２ アドレス設定部 １０３ アドレスレジスタファイル １０４ リング保護チェック部 １０５ アドレス計算部 １０６ レジスタ選択部 ａ リング番号入力信号 ｂ アドレス入力信号 ｃ レジスタ選択部 ｄ リング番号出力信号 ｅ アドレス出力信号
Claims (2)
- 【請求項１】 アドレスを記憶するアドレス記憶部およ
びこのアドレス記憶部に対応する記憶領域に対するリン
グ保護で使用するリング番号を格納するリング番号記憶
部とからなるレジスタを複数有するアドレスレジスタフ
ァイル手段と、このアドレスレジスタファイル手段のう
ち指定したアドレスを格納した前記アドレス記憶部を含
むレジスタを選択するレジスタ選択手段と、このレジス
タ選択手段で選択されたレジスタの前記リング記憶部か
ら読出されるリングレベル値よりアクセスしようとした
記憶領域のリングレベルが低い場合例外条件が報告され
るリング保護チェック手段と、 前記レジスタ選択手段で選択されたレジスタの前記アド
レス記憶部から読出されるアドレスを使用して記憶領域
へアクセスするためのアドレス計算をするアドレス計算
手段とを含むことを特徴とする情報処理装置。 - 【請求項２】 前記アドレスレジスタファイル手段のア
ドレス記憶部に記憶領域のアドレスを設定するアドレス
設定手段と、このアドレス設定手段によるアドレス設定
動作とは独立して前記アドレスレジスタファイル手段の
リング記憶部に記憶領域のリング保護で使用するリング
番号を設定するリング番号設定手段とを含むことを特徴
とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666093A JPH07182242A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666093A JPH07182242A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182242A true JPH07182242A (ja) | 1995-07-21 |
Family
ID=18190249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32666093A Pending JPH07182242A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182242A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036644A (ja) * | 1989-06-02 | 1991-01-14 | Nec Corp | 記憶保護方式 |
-
1993
- 1993-12-24 JP JP32666093A patent/JPH07182242A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036644A (ja) * | 1989-06-02 | 1991-01-14 | Nec Corp | 記憶保護方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980901 |