JPH07182856A - シリアルアクセスメモリ及びデータ転送方法 - Google Patents
シリアルアクセスメモリ及びデータ転送方法Info
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Abstract
(57)【要約】
【目的】 本発明の目的は、占有面積の小さな低コスト
のシリアルアクセスメモリを提供することである。 【構成】 本発明のシリアルアクセスメモリは、データ
を記憶する複数のメモリセルが配置されたメモリセルア
レイ（１０１）と、このメモリセルアレイ（１０１）に
第１のスイッチ回路（１１５）を介して接続された第１
の転送用レジスタ（１１７）と、第２のスイッチ回路
（１２５）を介してこの第１の転送用レジスタ（１１
７）に接続された第２の転送用レジスタ（１２７）とを
備えたデータ転送部であって、この第１及び第２のスイ
ッチ回路（１１５、１２５）がＯＮ状態の場合、メモリ
セルアレイ（１０１）から第２の転送用レジスタ（１２
７）へ第１の転送用レジスタ（１１７）を通過してデー
タを転送し、第１のスイッチ回路（１１５）がＯＮ状
態、第２のスイッチ回路（１２５）がＯＦＦ状態の場
合、メモリセルアレイ（１０１）から第１の転送用レジ
スタ（１１７）へデータを転送する前記データ転送部を
設けたものである。
のシリアルアクセスメモリを提供することである。 【構成】 本発明のシリアルアクセスメモリは、データ
を記憶する複数のメモリセルが配置されたメモリセルア
レイ（１０１）と、このメモリセルアレイ（１０１）に
第１のスイッチ回路（１１５）を介して接続された第１
の転送用レジスタ（１１７）と、第２のスイッチ回路
（１２５）を介してこの第１の転送用レジスタ（１１
７）に接続された第２の転送用レジスタ（１２７）とを
備えたデータ転送部であって、この第１及び第２のスイ
ッチ回路（１１５、１２５）がＯＮ状態の場合、メモリ
セルアレイ（１０１）から第２の転送用レジスタ（１２
７）へ第１の転送用レジスタ（１１７）を通過してデー
タを転送し、第１のスイッチ回路（１１５）がＯＮ状
態、第２のスイッチ回路（１２５）がＯＦＦ状態の場
合、メモリセルアレイ（１０１）から第１の転送用レジ
スタ（１１７）へデータを転送する前記データ転送部を
設けたものである。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の出力ポートを有
するシリアルアクセスメモリに関するものである。 【０００２】 【従来の技術】近年、複数の出力ポートを有するシリア
ルアクセスメモリ（２ポートメモリ）は、ディジタルテ
レビ、ディジタルＶＴＲ等の画面のノイズの除去、画面
の動きの補正（時間軸の補正）に用いられている。 【０００３】特に、奇数ラインにより構成される画面と
偶数ラインにより構成される画面とで１つの表示画面が
構成される現在のＴＶシステム（インタレース方式と呼
ばれる）では、画面に発生したノイズを除去する為に、
ノイズの発生したラインをその前後のラインで置き換え
るフィルタリング技術が利用されている。 【０００４】一般に、これらの技術は、フィールドディ
レイとラインディレイにより実現されている。このフィ
ールドディレイを実現するシリアルアクセスメモリは、
フィールドメモリと呼ばれ、このラインディレイを実現
するシリアルアクセスメモリは、ラインメモリと呼ばれ
る。 【０００５】このようなシリアルアクセスメモリは、例
えば、日本国において１９８９年３月７日に公開された
特許公開公報６４ー５９６９４号および１９９０年７月
２４日に公開された特許公開公報２ー１８７９８９号に
記載されている。 【０００６】 【発明が解決しようとする課題】一般に、上述したフィ
ルタリング技術等のように画像データが処理される場
合、上述の公報に示されるようなシリアルアクセスメモ
リを複数個用いることにより、その処理が実現されてい
る。 【０００７】このように複数個のシリアルアクセスメモ
リを用いることは、実装面積が大きくなると共にコスト
が増すことになる。 【０００８】 【課題を解決するための手段】上述した課題を解決する
ために、本願の代表的な発明のシリアルアクセスメモリ
は、データを記憶する複数のメモリセルが配置されたメ
モリセルアレイと、このメモリセルアレイに第１のスイ
ッチ回路を介して接続された第１の転送用レジスタと、
第２のスイッチ回路を介してこの第１の転送用レジスタ
に接続された第２の転送用レジスタとを備えたデータ転
送部であって、この第１及び第２のスイッチ回路がＯＮ
状態の場合、メモリセルアレイから第２の転送用レジス
タへ第１の転送用レジスタを通過してデータを転送し、
第１のスイッチ回路がＯＮ状態、第２のスイッチ回路が
ＯＦＦ状態の場合、メモリセルアレイから第１の転送用
レジスタへデータを転送する前記データ転送部を設けた
ものである。 【０００９】また、上述した課題を解決するために、本
願の代表的な他の発明のシリアルアクセスメモリは、第
１のクロック信号及びそれに連続する第２のクロック信
号を発生するクロック信号発生回路と、この第１のクロ
ック信号に応答してデータを出力する第１のシリアルア
クセスメモリ部と、その第２のクロック信号に応答して
データが入力される第２のシリアルアクセスメモリ部
と、この第１と第２のシリアルアクセスメモリとの間に
接続され、第１のシリアルアクセスメモリからのデータ
を所定期間遅延させて第２のシリアルアクセスメモリへ
与える遅延回路とを設けたものである。 【００１０】 【作用】本願発明のシリアルアクセスメモリでは上述の
ような構成にしたので、従来、複数個のシリアルアクセ
スメモリで実現していた機能と等価な機能が、第１と第
２の転送用レジスタを直列に接続することにより実現で
きる。 【００１１】また、本願の他の発明のシリアルアクセス
メモリでは上述のような構成にしたので、従来の複数個
のシリアルアクセスメモリを簡単にワンチップ化するこ
とが可能となる。 【００１２】 【実施例】以下に図面を参照しながら本発明の最適な実
施例が説明される。各実施例において共通部分には同一
の符号が付けられる。各実施例では、説明の理解を容易
にするために本発明の基本動作に直接、関わりのないメ
モリコントロール信号発生回路等が省略されている。 【００１３】まず、本発明の第１の実施例が図１を参照
しながら説明される。図１は、本発明の第１の実施例の
シリアルアクセスメモリの構成を示す構成ブロック図で
ある。 【００１４】本実施例のシリアルアクセスメモリは、メ
モリセルアレイ１０１を有している。メモリセルアレイ
１０１は、複数のワードラインＷＬｉ（ｉ＝１〜ｎ）
と、それらと交差する複数の相補的なビットライン対Ｂ
Ｌｋ，バーＢＬｋ（ｋ＝１〜ｍ）とを備えている。ワー
ドラインＷＬｉとビットライン対ＢＬｋ，バーＢＬｋと
の交差箇所には、トランジスタとキャパシタからなるメ
モリセルＱｋｉ（ｋ＝１〜ｍ，ｉ＝１〜ｎ）が、それぞ
れ接続され、行方向と列方向に配置されている。各ビッ
トライン対ＢＬｋ，バーＢＬｋは、センスアンプＳＡｋ
（ｋ＝１〜ｍ）にそれぞれ接続されている。 【００１５】そのメモリセルアレイ１０１には、Ｘアド
レスデコーダ１０３が接続されている。Ｘアドレスデコ
ーダ１０３はワードラインに接続され、外部から与えら
れるＸアドレスに応じてメモリセルアレイ１０１の任意
の列を選択する機能を有している。 【００１６】入力回路１０５は、入力端子Ｄｉｎから入
力された書き込みデータ（ｗｒｉｔｅ ｄａｔａ）をラ
イトデータバス対ＷＤＢ、バーＷＤＢを介してメモリセ
ルアレイ１０１ へ入力する回路である。 【００１７】Ｙアドレスデコーダ（ライト用）１０７
は、外部から与えられるＹアドレスをデコードし、アド
レス信号ＹＷｉによりメモリセルアレイ１０１の任意の
行を選択する機能を有している。その選択された行のメ
モリセルにライトデータバス対ＷＤＢ、バーＷＤＢ上の
データが入力される。 【００１８】転送回路１０９は、複数のトランジスタ対
１０９ｋ，バー１０９ｋ から構成される。これらのト
ランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭ
ＯＳ）である。このトランジスタ対１０９ｋ，バー１０
９ｋは、ライトデータバス対ＷＤＢ、バーＷＤＢとライ
ト用レジスタ１１１のフリップフロップＷＦｋとの間に
接続され、Ｙアドレスデコーダ１０７の出力ＹＷｋによ
って任意の一対が選択される。この転送回路１０９はラ
イトデータバス対ＷＤＢ、バーＷＤＢ上の書き込みデー
タをライト用レジスタ１１１に転送する機能を有してい
る。 【００１９】ライト用レジスタ１１１は、転送回路１０
９のトランジスタ対１０９ｋ，バー１０９ｋに接続され
るフリップフロップＷＦｋ（ｋ＝１〜ｍ）により構成さ
れる。このフリップフロップＷＦｋは逆並列に接続され
た２つのインバータＷＩｎｋ，バーＷＩｎｋにより構成
される。このライト用レジスタ１１１は書き込みデータ
（Ｗｒｉｔｅ Ｄａｔａ）を記憶する機能を有する。 【００２０】転送回路１１３ は、メモリセルアレイ１
０１とライト用レジスタ１１１との間に接続され、複数
のトランジスタ対１１３ｋ，バー１１３ｋ から構成さ
れる。これらのトランジスタはＮチャンネル型ＭＯＳト
ランジスタ（ＮＭＯＳ）である。このトランジスタ対１
１３ｋ，バー１１３ｋは、フリップフロップＷＦｋとビ
ットライン対ＢＬｋ，バーＢＬｋとの間に接続される。
この転送回路１１３はライト用レジスタ１１１の記憶す
る書き込みデータを書き込み制御信号ＰＷＴに応答して
メモリセルアレイ１０１に転送する機能を有する。 【００２１】メモリセルアレイ１０１には、さらに、読
み出されたデータ（Ｒｅａｄ Ｄａｔａ）をリード用レ
ジスタ１１７へ転送する転送回路１１５が接続される。
この転送回路１１５は複数のトランジスタ対１１５ｋ、
バー１１５ｋから構成される。これらのトランジスタは
Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）であ
る。このトランジスタ対１１５ｋ、バー１１５ｋは、ビ
ットライン対ＢＬ、バーＢＬと第１のリード用レジスタ
１１７フリップフロップＲＦｋとの間に接続され、メモ
リセルアレイ１０１から読み出されたデータを第１の読
み出し制御信号ＰＲＴ１に応答して転送する。 【００２２】第１のリード用レジスタ１１７は、転送回
路１１５のトランジスタ対１１５ｋ，バー１１５ｋに接
続されるフリップフロップＲＦｋ（ｋ＝１〜ｍ）により
構成される。このフリップフロップＲＦｋは逆並列に接
続された２つのインバータＲＩｎｋ，バーＲＩｎｋによ
り構成される。この第１のリード用レジスタ１１７は、
リード転送回路１１５により転送された１列分の読み出
しデータ（ＲｅａｄＤａｔａ）を格納する機能を有す
る。 【００２３】転送回路１１９ は、第１のリードデータ
バス対ＲＤ１、バーＲＤ１と第１のリード用レジスタ１
１７との間に接続され、複数のトランジスタ対１１９
ｋ，バー１１９ｋ から構成される。これらのトランジ
スタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）
である。このトランジスタ対１１９ｋ，バー１１９ｋ
は、フリップフロップＲＦｋと第１のリードデータバス
対ＲＤ１、バーＲＤ１との間に接続される。この転送回
路１１９は第１のリード用レジスタ１１７の記憶する読
み出しデータを第１のＹアドレスデコーダ（Ｒｅａｄ）
１２１からのアドレス信号ＹＲ１ｋに応答して第１のリ
ードデータバス対ＲＤ１、バーＲＤ１に転送する。 【００２４】第１のリードデータバス対ＲＤ１、バーＲ
Ｄ１には第１の出力回路１２３が接続される。この第１
の出力回路１２３は、第１のリード用レジスタ１１７か
ら転送された読み出しデータを第１の出力端子ＤＯＵＴ
１へ出力する。 【００２５】さらに、本発明のシリアルアクセスメモリ
では、第１のリード用レジスタ１１７に転送回路１２５
が接続されている。この転送回路１２５は、第２の読み
出し制御信号ＰＲＴ２に応答してメモリセルアレイ１０
１から読み出されたデータを第１のリード用レジスタ１
１７を介して、第２のリード用レジスタ１２７へ転送す
る機能を有する。この転送回路１２５は複数のトランジ
スタ対１２５ｋ、バー１２５ｋから構成される。これら
のトランジスタはＮチャンネル型ＭＯＳトランジスタ
（ＮＭＯＳ）である。このトランジスタ対１２５ｋ、バ
ー１２５ｋは、第１のリード用レジスタ１１７のフリッ
プフロップＲＦｋと第２のリード用レジスタ１２７のフ
リップフロップＲＦ’ｋとの間に接続され、メモリセル
アレイ１０１のメモリセルＱｋｉから読み出されたデー
タを第２の読み出し制御信号ＰＲＴ２に応答して転送す
る。 【００２６】第２のリード用レジスタ１２７は、転送回
路１２５のトランジスタ対１２５ｋ，バー１２５ｋに接
続されるフリップフロップＲＦ’ｋ（ｋ＝１〜ｍ）によ
り構成される。このフリップフロップＲＦ’ｋは逆並列
に接続された２つのインバータＲＩｎ’ｋ，バーＲＩ
ｎ’ｋにより構成される。この第２のリード用レジスタ
１２７ は、リード転送回路１２５により転送された１
列分の読み出しデータ（Ｒｅａｄ Ｄａｔａ）を格納す
る機能を有する。 【００２７】転送回路１２９ は、第２のリードデータ
バス対ＲＤ２、バーＲＤ２と第２のリード用レジスタ１
２７との間に接続され、複数のトランジスタ対１２９
ｋ，バー１２９ｋ から構成される。これらのトランジ
スタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）
である。このトランジスタ対１２９ｋ，バー１２９ｋ
は、フリップフロップＲＦ’ｋと第２のリードデータバ
ス対ＲＤ２、バーＲＤ２との間に接続される。この転送
回路１２９は第２のリード用レジスタ１２７の記憶する
読み出しデータを第２のＹアドレスデコーダ（Ｒｅａ
ｄ）１３１からのアドレス信号ＹＲ２ｋに応答して第２
のリードデータバス対ＲＤ２、バーＲＤ２に転送する。 【００２８】第２のリードデータバス対ＲＤ２、バーＲ
Ｄ２には第２の出力回路１３３が接続される。この第２
の出力回路１３３は、第２のリード用レジスタ１２７か
ら転送された読み出しデータを第２の出力端子ＤＯＵＴ
２へ出力する。 【００２９】次に、本発明の理解をさらに容易にするた
めに、本発明の特徴部分が模式的に示された図２を参照
しながら説明される。この場合、図１に示されるシリア
ルアクセスメモリの要素と同一部分には同一符号が付け
られている。 【００３０】図２に示されるように、本発明のシリアル
アクセスメモリでは、第１のリード用レジスタ１１７と
第２のリード用レジスタ１２７とが直列に接続されてい
る。このシリアルアクセスメモリでは、第２のリード用
レジスタ１２７にデータが入力される場合、図２（Ａ）
に示されるように、第１の読み出し制御信号ＰＲＴ１に
応答して転送回路１１５がＯＮし、第２の読み出し制御
信号ＰＲＴ２に応答して転送回路１２７がＯＮして、メ
モリセルアレイ１０１から読み出されたデータが第１の
リード用レジスタ１１７を経由し第２のリード用レジス
タ１２７へ転送される。一方、第１のリード用レジスタ
１１５にデータが入力される場合、図２（Ｂ）に示され
るように、第１の読み出し制御信号ＰＲＴ１に応答して
転送回路１１５がＯＮし、第２の読み出し制御信号ＰＲ
Ｔ２に応答して転送回路１２７がＯＦＦして、メモリセ
ルアレイ１０１から読み出されたデータが第１のリード
用レジスタ１１７へ転送される。 【００３１】次に、本実施例のシリアルアクセスメモリ
の詳細な動作が、図３及び図４のタイミングチャートを
参照して説明される。この場合、説明を理解し易くする
ために、書き込み動作と読み出し動作が別々に説明され
る。書き込み動作は図３のタイミングチャートを参照し
て説明され、読み出し動作は図４のタイミングチャート
を参照して説明される。書き込み動作と読み出し動作と
を互いに独立して動作させることにより、シリアルアク
セスメモリを同時に動作させることも可能である。その
ような動作は、以下の説明を参酌することにより容易に
理解することができる。説明は、理解を容易にするため
期間毎に区切って行われる。 【００３２】このシリアルアクセスメモリは、クロック
信号ＣＬＫに応答して動作する。このクロック信号ＣＬ
Ｋは、図５（ａ）に示されるようなクロック信号発生回
路５００により出力される。このクロック信号発生回路
５００は、奇数段の複数のインバータ５０１1〜５０１
ｊ（ｊ：ｊ≧３の奇数）が直列に接続されるインバータ
部５０１と、インバータ５０３と、ゲート回路５０５と
より構成される。インバータ５０１ｊの出力は、インバ
ータ５０１1の入力及びインバータ５０３の入力に接続
される。インバータ５０３の出力Ｐｏはゲート回路５０
５の一方の入力に接続される。ゲート回路５０５の他方
の入力には、クロック制御信号ＣＬＥが与えられる。 【００３３】このクロック信号発生回路５００の簡単な
動作が、図５（ｂ）のタイミングチャートに示される。
このタイミングチャートに示されるように、クロック制
御信号ＣＬＥの論理レベルがＨＩＧＨ ＬＥＶＥＬ（以
下、”Ｈ”とする）になる間（期間ｔａ〜ｔｂの間）、
クロック信号発生回路５００からクロック信号ＣＬＫが
出力される。 【００３４】まず、図３を用いて外部からデータが入力
される場合の動作が説明される。 【００３５】＜期間ｔ１＞書き込みデータ（Ｗｒｉｔｅ
Ｄａｔａ）ｄ１が入力端子ＤＩＮより入力回路１０５
に入力される。この書き込みデータｄ１は、入力回路１
０５からライト用データバス対ＷＤ、バーＷＤに与えら
れる。この時、Ｙアドレスデコーダ（Ｗｒｉｔｅ）１０
７からのアドレス信号ＹＷ１が”Ｈ”になっているの
で、転送回路１０９のトランジスタ対１０９1、バー１
０９1がＯＮし、書き込みデータｄ１はライト用レジス
タ１１１のフリップフロップＷＦ１に入力される。 【００３６】＜期間ｔ２＞同様にして、書き込みデータ
ｄ２が入力回路１０５からライト用データバスＷＤＢ、
バーＷＤＢに与えられる。この時、アドレス信号ＹＷ２
が”Ｈ”なので、転送回路１０９のトランジスタ対１０
９2、バー１０９2がＯＮし、書き込みデータｄ２はライ
ト用レジスタ１１１のフリップフロップＷＦ２に入力さ
れる。 【００３７】＜期間ｔ３＞同様にして、書き込みデータ
ｄ３が入力回路１０５からライト用データバスＷＤＢ、
バーＷＤＢに与えられる。この時、アドレス信号ＹＷ３
が”Ｈ”なので、転送回路１０９のトランジスタ対１０
９3、バー１０９3がＯＮし、書き込みデータｄ３はライ
ト用レジスタ１１１のフリップフロップＷＦ３に入力さ
れる。 【００３８】＜期間ｔ４＞以下、順次同様にして、書き
込みデータｄｍが入力回路１０５からライト用データバ
スＷＤ、バーＷＤに与えられる。この時、アドレス信号
ＹＷｍが”Ｈ”なので、転送回路１０９のトランジスタ
対１０９ｍ、バー１０９ｍがＯＮし、書き込みデータｄ
ｍはライト用レジスタ１１１のフリップフロップＷＦｍ
に入力される。 【００３９】＜期間ｔ５＞Ｘアドレスデコーダ１０３に
より所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択さ
れる。この場合、そのワードラインＷＬａの電位レベル
が”Ｈ”となる。同時に、書き込み制御信号ＰＷＴの論
理レベルが”Ｈ”レベルになり、転送回路１１３のトラ
ンジスタ対１１３1、バー１１３1〜１１３ｍ、バー１１
３ｍがＯＮする。これにより、ライト用レジスタ１１１
に記憶されている書き込みデータｄ１〜ｄｍが、ワード
ラインＷＬａに接続されるメモリセルＱ１，ａ〜Ｑｍ，
ａに書き込まれる。 【００４０】以上のようにしてメモリセルアレイ１０１
内のメモリセルに書き込みデータが書き込まれる。 【００４１】次に、図４を用いて本実施例のシリアルア
クセスメモリの読み出し動作が説明される。この場合、
第１及び第２の出力端子ＤＯＵＴ１，ＤＯＵＴ２からそ
れぞれ読み出しデータが出力される動作が示される。 【００４２】＜期間ｔ１＞Ｘアドレスデコーダ１０３に
より所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択さ
れる。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第２
の出力端子ＤＯＵＴ２より読み出そうとする読み出しデ
ータが格納されているメモリセル群に接続されている。 【００４３】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【００４４】＜期間ｔ２＞次に、第１及び第２の読み出
し制御信号ＰＲＴ１、ＰＲＴ２の論理レベルが”Ｈ”に
なる。従って、転送回路１１５のトランジスタ対１１５
1、バー１１５1〜１１５ｍ、バー１１５ｍがＯＮし、転
送回路１２５のトランジスタ対１２５1、バー１２５1〜
１２５ｍ、１２５ｍがＯＮする。 【００４５】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７に一気に転送される。さら
に、そのデータは、第１のリード用レジスタ１１７を経
由して、第２のリード用レジスタ１２７へ入力される。 【００４６】＜期間ｔ３＞次に、Ｘアドレスデコーダ１
０３により所望のワードラインＷＬｂ（１≦ｂ≦ｎ）が
選択される。この場合、このワードラインＷＬｂの電位
が”Ｈ”になる。このワードラインＷＬｂは、これから
第１の出力端子ＤＯＵＴ１より読み出そうとする読み出
しデータが格納されているメモリセル群に接続されてい
る。 【００４７】この時、ワードラインＷＬｂに接続するメ
モリセルＣ１，ｂ〜Ｃｍ，ｂに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【００４８】＜期間ｔ４＞次に、第１の読み出し制御信
号ＰＲＴ１の論理レベルが”Ｈ”に、第２の読み出し制
御信号ＰＲＴ２の論理レベルが”Ｌ”になる。従って、
転送回路１１５のトランジスタ対１１５1、バー１１５1
〜１１５ｍ、バー１１５ｍがＯＮし、転送回路１２５の
トランジスタ対１２５1、バー１２５1〜１２５ｍ、１２
５ｍがＯＦＦする。 【００４９】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７に一度に入力される。 【００５０】＜期間ｔ５＞次に、第１のＹアドレスデコ
ーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１１
が”Ｈ”になり、転送回路１１９のトランジスタ対１１
９1、バー１１９1がＯＮする。従って、第１のリード用
レジスタ１１７のフリップフロップＲＦ１に記憶されて
いる読み出しデータが、第１のリード用データバス対Ｒ
Ｄ１、バーＲＤ１を介して出力回路１２３へ転送され
る。そして、その出力回路１２３から出力端子ＤＯＵＴ
１へデータＤ１が出力される。 【００５１】同様に、第２のＹアドレスデコーダ（Ｒｅ
ａｄ）１３１からのアドレス信号ＹＲ２１が”Ｈ”にな
り、転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第２のリード用レジスタ１
２７のフリップフロップＲＦ’１に記憶されている読み
出しデータが、第２のリード用データバス対ＲＤ２、バ
ーＲＤ２を介して出力回路１３３へ転送される。そし
て、その出力回路１３３から出力端子ＤＯＵＴ２へデー
タＤ１’が出力される。 【００５２】＜期間ｔ６＞次に、第１のＹアドレスデコ
ーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１２
が”Ｈ”になり、転送回路１１９のトランジスタ対１１
９2、バー１１９2がＯＮする。従って、第１のリード用
レジスタ１１７のフリップフロップＲＦ２に記憶されて
いる読み出しデータが、第１のリード用データバス対Ｒ
Ｄ１、バーＲＤ１を介して出力回路１２３へ転送され
る。そして、その出力回路１２３から第１の出力端子Ｄ
ＯＵＴ１へデータＤ２が出力される。 【００５３】同様に、第２のＹアドレスデコーダ（Ｒｅ
ａｄ）１３１からのアドレス信号ＹＲ２２が”Ｈ”にな
り、転送回路１２９のトランジスタ対１２９2、バー１
２９2がＯＮする。従って、第２のリード用レジスタ１
２７のフリップフロップＲＦ’２に記憶されている読み
出しデータが、第２のリード用データバス対ＲＤ２、バ
ーＲＤ２を介して出力回路１３３へ転送される。そし
て、その出力回路１３３から第２の出力端子ＤＯＵＴ２
へデータＤ２’が出力される。 【００５４】以後、期間ｔ７、ｔ８に示されるように上
述した動作と同様にして、第１の出力端子ＤＯＵＴ１か
らデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力
端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’
がそれぞれ順次出力される。 【００５５】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００５６】ここで、一般に、メモリセルアレイから読
み出されたデータが２つの出力端子から読み出されるシ
リアルアクセスメモリ（２ポートのメモリと言う）とし
て、次のようなものが考えられる。 【００５７】第１に、近接して配置され、それぞれの書
き込みデータバスが共通の入力回路に接続される同一の
２つのシリアルアクセスメモリに、同一のアドレスのメ
モリセルを選択して同一の書き込みデータをメモリセル
に書き込んだ後、それぞれ独立した読み出し動作によ
り、異なるアドレスのメモリセルに格納されているデー
タをそれぞれ独立した出力回路から読み出すシリアルア
クセスメモリである。 【００５８】第２に、２つのリード用レジスタがメモリ
セルアレイのビットライン対に転送回路を介して並列に
接続され、交互に読み出しデータを出力するシリアルア
クセスメモリである。 【００５９】本発明の第１の実施例のシリアルアクセス
メモリと上述の第１のシリアルアクセスメモリとを比較
すると、第１のシリアルアクセスメモリでは２つのシリ
アルアクセスメモリにより２ポートメモリを実現してい
るのに対し、本発明の第１の実施例のシリアルアクセス
メモリは単一のシリアルアクセスメモリにより２ポート
メモリを実現することができるので、本発明の第１の実
施例のシリアルアクセスメモリは第１のシリアルアクセ
スメモリに比べて格段に占有面積が小さくなる。また、
占有面積が小さくなるので各信号線の配線長も短くな
り、動作速度の高速化も期待できる。さらに、本発明の
第１の実施例のシリアルアクセスメモリによると２ポー
トメモリを単一のシリアルアクセスメモリにより実現し
ているので、消費電力も大幅に低減できる。 【００６０】また、リード用レジスタの周辺部では配線
や転送回路が密集しているので、メモリセルの集積化が
進めば進む程、それに応じてその周辺部での設計の自由
度が小さくなる。しかし、第２のシリアルアクセスメモ
リではリード用レジスタを並列に配置しているためそれ
ぞれを接続する配線長が長くなるので、集積化が進むと
周辺部での配線の設計が困難になる。あるいは、周辺部
での設計の自由度を確保するためにメモリセル間のピッ
チをカラム方向（Ｙアドレスデコーダと平行な方向）に
広げざるを得ない。このことは半導体記憶装置の集積化
を妨げることになる。一方、本発明の第１の実施例のシ
リアルアクセスメモリは、２つのリード用レジスタが直
列に接続される構成なので、それぞれに接続される配線
は第２のシリアルアクセスメモリに比べて大幅に短くな
る。それ故、リード用レジスタの周辺部での設計の自由
度が確保されると共に、メモリセルの集積化に応じて周
辺部の集積化も達成できる。 【００６１】このように本発明の第１の実施例のシリア
ルアクセスメモリによれば、複数個のシリアルアクセス
メモリで実現していた機能と同一の機能が、単一のシリ
アルアクセスメモリで実現できると共に、集積度が大き
く、低コストのシリアルアクセスメモリを提供すること
ができる。 【００６２】次に、本発明の第２の実施例が図６を参照
しながら説明される。図６は本発明の第２の実施例のシ
リアルアクセスメモリの構成を示す構成ブロック図であ
る。この場合、第１の実施例のシリアルアクセスメモリ
と同一の要素には同一の符号が付けられ、その説明が省
略されている。 【００６３】この第２の実施例のシリアルアクセスメモ
リの構成は、基本的に第１の実施例のシリアルアクセス
メモリとほぼ同様である。第１の実施例のシリアルアク
セスメモリと異なる点は、第１の実施例の第１及び第２
のリード用Ｙアドレスデコーダ１２１、１３１が共通の
Ｙアドレスデコーダ（Ｒｅａｄ）６０１に置換されてい
る点である。このＹアドレスデコーダ（Ｒｅａｄ）６０
１の構成及びその機能は、第１及び第２のＹアドレスデ
コーダ１２１、１３１の構成と同じである。 【００６４】すなわち、本実施例のシリアルアクセスメ
モリでは、Ｙアドレスデコーダ（Ｒｅａｄ）６０１から
出力されるアドレス信号ＹＲｋ（１≦ｋ≦ｍ）が、転送
回路１１９のトランジスタ対１１９ｋ、バー１１９ｋの
ゲート電極及び転送回路１２９のトランジスタ対１２９
ｋ、バー１２９ｋのゲート電極に与えられる。 【００６５】次に、図７のタイミングチャートに本実施
例のシリアルアクセスメモリの読み出し動作が説明され
る。この場合、第１及び第２の出力端子ＤＯＵＴ１，Ｄ
ＯＵＴ２からそれぞれ読み出しデータが出力される動作
が示される。この場合、図４のタイムチャートに示され
る第１の実施例のシリアルアクセスメモリの動作につい
ての説明を参考にすれば、本実施例のシリアルアクセス
メモリの動作が容易に理解できる。従って、期間ｔ１〜
ｔ４の説明は図４の説明を参考にすることにより省略さ
れ、ここでは期間ｔ５以降の動作が説明される。 【００６６】＜期間ｔ５＞Ｙアドレスデコーダ（Ｒｅａ
ｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、
転送回路１１９のトランジスタ対１１９1、バー１１９1
及び転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第１のリード用レジスタ１
１７のフリップフロップＲＦ１に記憶されている読み出
しデータが、第１のリード用データバス対ＲＤ１、バー
ＲＤ１を介して出力回路１２３へ転送されると共に、第
２のリード用レジスタ１２７のフリップフロップＲＦ’
１に記憶されている読み出しデータが、第２のリード用
データバス対ＲＤ２、バーＲＤ２を介して出力回路１３
３へ転送される。そして、その出力回路１２３から出力
端子ＤＯＵＴ１へデータＤ１が出力され、その出力回路
１３３から出力端子ＤＯＵＴ２へデータＤ１’が出力さ
れる。 【００６７】＜期間ｔ６＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９2、バ
ー１１９2がＯＮし、転送回路１２９のトランジスタ対
１２９2、バー１２９2がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ２に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送さ
れると共に、第２のリード用レジスタ１２７のフリップ
フロップＲＦ’２に記憶されている読み出しデータが、
第２のリード用データバス対ＲＤ２、バーＲＤ２を介し
て出力回路１３３へ転送される。そして、その出力回路
１２３から第１の出力端子ＤＯＵＴ１へデータＤ２が出
力され、その出力回路１３３から第２の出力端子ＤＯＵ
Ｔ２へデータＤ２’が出力される。 【００６８】以後、期間ｔ７、ｔ８に示されるように上
述した動作と同様にして、第１の出力端子ＤＯＵＴ１か
らデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力
端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’
がそれぞれ順次出力される。 【００６９】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００７０】第２の実施例のシリアルアクセスメモリに
によれば、上述した第１の実施例のシリアルアクセスメ
モリの効果に加え、さらに、リード用Ｙアドレスデコー
ダを共有したため、占有面積の小さなシリアルアクセス
メモリが実現できる。この第２の実施例のシリアルアク
セスメモリが適用される分野としては、必ずしも時間軸
の補正をする必要がなく、同一のＹアドレスによりアク
セス可能な低品位のＴＶ，ＶＴＲ等が考えられる。 【００７１】次に、本発明の第３の実施例が図８を参照
しながら説明される。図８は本発明の第３の実施例のシ
リアルアクセスメモリの構成を示す構成ブロック図であ
る。この場合、本実施例の説明の理解を容易にするため
に、前出した要素は適宜ブロック化され、模式的に示さ
れている。そして、前出した要素と同一の要素には同一
の符号が付けられ、その説明が省略されている。 【００７２】この第３の実施例のシリアルアクセスメモ
リの構成は、基本的に第２の実施例のシリアルアクセス
メモリとほぼ同様である。第２の実施例のシリアルアク
セスメモリと異なる点は、第１のリードデータバス対Ｒ
Ｄ１、バーＲＤ１と第１の出力回路１２３との間に第１
の遅延回路８００が接続されている点である。この遅延
回路８００は、リードデータバス上に読み出されたデー
タを転送する際、その転送を所定期間だけ遅延させる機
能を有している。この遅延回路８００は、前述のような
配置にする代わりに第２のリードデータバス対ＲＤ２、
バーＲＤ２と第２の出力回路１３３との間に配置しても
よい。すなわち、この遅延回路は、どちらか一方のリー
ドデータバス対と出力回路との間に接続されていればよ
い。 【００７３】この遅延回路８００は、図９に示されるよ
うに、読み出しデータを所定ビットだけ遅延できるよう
にフリップフロップＦＦ１〜フリップフロップＦＦxが
直列に接続されている。X＝２の場合、２ビットの遅延
が生じ、X＝３の場合、３ビットの遅延が生じることに
なる。この遅延回路８００は、クロック信号ＣＬＫに同
期して動作する。 【００７４】次に、図１０のタイミングチャートを参照
して、本実施例のシリアルアクセスメモリの読み出し動
作が説明される。この場合、３ビットの遅延が生じる場
合（X=３）で、第１及び第２の出力端子ＤＯＵＴ１，Ｄ
ＯＵＴ２からそれぞれ読み出しデータが出力される動作
が示される。この場合、図４及び図７のタイムチャート
に示される第１及び第２の実施例のシリアルアクセスメ
モリの動作についての説明を参考にすれば、本実施例の
シリアルアクセスメモリの動作が容易に理解できる。従
って、期間ｔ１〜ｔ４の説明は図４及び図７の説明を参
考にすることにより省略され、ここでは期間ｔ５以降の
動作が説明される。 【００７５】＜期間ｔ５＞Ｙアドレスデコーダ（Ｒｅａ
ｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、
転送回路１１９のトランジスタ対１１９1、バー１１９1
及び転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第１のリード用レジスタ１
１７のフリップフロップＲＦ１に記憶されている読み出
しデータが、第１のリード用データバス対ＲＤ１、バー
ＲＤ１を介して遅延回路８００へ転送される。そして、
そのデータがフリップフロップＦＦ１に格納される。同
時に、第２のリード用レジスタ１２７のフリップフロッ
プＲＦ’１に記憶されている読み出しデータが、第２の
リード用データバス対ＲＤ２、バーＲＤ２を介して出力
回路１３３へ転送される。そして、その出力回路１３３
から出力端子ＤＯＵＴ２へデータＤ１’が出力される。 【００７６】＜期間ｔ６＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９2、バ
ー１１９2がＯＮし、転送回路１２９のトランジスタ対
１２９2、バー１２９2がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ２に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ１にフ
リップフロップＲＦ２から読み出されたデータが入力さ
れる。それと共に、第２のリード用レジスタ１２７のフ
リップフロップＲＦ’２に記憶されている読み出しデー
タが、第２のリード用データバス対ＲＤ２、バーＲＤ２
を介して出力回路１３３へ転送される。そして、その出
力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ
２’が出力される。 【００７７】＜期間ｔ７＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ３が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９3、バ
ー１１９3がＯＮし、転送回路１２９のトランジスタ対
１２９3、バー１２９3がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ３に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ２に格
納されていたデータはクロック信号に同期してフリップ
フロップＦＦ３に入力される。同時に、フリップフロッ
プＦＦ１にフリップフロップＲＦ３から読み出されたデ
ータが入力される。それと共に、第２のリード用レジス
タ１２７のフリップフロップＲＦ’３に記憶されている
読み出しデータが、第２のリード用データバス対ＲＤ
２、バーＲＤ２を介して出力回路１３３へ転送される。
そして、その出力回路１３３から第２の出力端子ＤＯＵ
Ｔ２へデータＤ３’が出力される。 【００７８】＜期間ｔ８＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ４が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９4、バ
ー１１９4がＯＮし、転送回路１２９のトランジスタ対
１２９4、バー１２９4がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ４に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ２に格
納されていたデータはクロック信号に同期してフリップ
フロップＦＦ３に入力され、フリップフロップＦＦ３に
格納されていたデータは、出力回路１２３へ転送され
る。同時に、フリップフロップＦＦ１にフリップフロッ
プＲＦ４から読み出されたデータが入力される。それと
共に、第２のリード用レジスタ１２７のフリップフロッ
プＲＦ’４に記憶されている読み出しデータが、第２の
リード用データバス対ＲＤ２、バーＲＤ２を介して出力
回路１３３へ転送される。そして、その出力回路１２３
から第１の出力端子ＤＯＵＴ１へデータＤ１が出力さ
れ、その出力回路１３３から第２の出力端子ＤＯＵＴ２
へデータＤ４’が出力される。 【００７９】以後、期間ｔ９、ｔ１０・・・に示される
ように上述した動作と同様にして、第１の出力端子ＤＯ
ＵＴ１からデータＤ２、Ｄ３・・・Ｄｍー３が出力さ
れ、第２の出力端子ＤＯＵＴ２からデータＤ５’、Ｄ
６’・・・Ｄｍ’がそれぞれ順次出力される。このよう
にして、第２の出力端子ＤＯＵＴ２から出力されるデー
タより、３ビット遅延したデータが第１の出力端子ＤＯ
ＵＴ１から出力される。 【００８０】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００８１】本実施例によれば前述した第１及び第２の
実施例の効果に加え、一方の出力端子からのデータを遅
延させることができるので、データ出力のバリエーショ
ンが増え、ユーザーの選択肢が広がる。 【００８２】次に、本発明の第４の実施例が図１１を参
照しながら説明される。図１１は本発明の第４の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００８３】この４の実施例のシリアルアクセスメモリ
では、第３の実施例のシリアルアクセスメモリの遅延回
路８００に遅延バイパス回路１１００が接続されてい
る。 【００８４】この遅延バイパス回路１１００は、図１２
に示されるようにトランジスタ１１０１、１１０２、１
１０３及びインバータ１１０４より構成されている。こ
れらのトランジスタはＮ型ＭＯＳトランジスタである。
このトランジスタ１１０１は、遅延回路８００と並列に
第１のリードバス対ＲＤ、バーＲＤと第１の出力回路１
２３との間に接続される。また、トランジスタ１１０２
はフリップフロップＦＦ１と第１のリードバス対ＲＤ
１、バーＲＤ１との間に接続される。また、トランジス
タ１１０３はフリップフロップＦＦxと第１の出力回路
１２３との間に接続される。このトランジスタ１１０１
の制御電極には遅延バイパス信号ＰＢＰが与えられる。
また、トランジスタ１１０２、１１０３の両制御電極に
はインバータ１１０４を介して遅延バイパス信号ＰＢＰ
が与えられる。この遅延バイパス回路１１００は、遅延
バイパス信号ＰＢＰに応答してデータ転送の遅延を制御
する機能を有している。 【００８５】この第４の実施例のシリアルアクセスメモ
リでは、遅延バイパス信号ＰＢＰが”Ｈ”となるとトラ
ンジスタ１１０１がＯＮし、トランジスタＴ１１０２、
１１０３がＯＦＦとなる。この場合、リードバス上のデ
ータは遅延回路８００をバイパスされ、第１の出力回路
１２３へ転送される。すなわち、遅延効果がなくなる。 【００８６】一方、遅延バイパス信号ＰＢＰがＬＯＷ
ＬＥＶＥＬ（以下、”Ｌ”とする）の時、トランジスタ
１１０１はＯＦＦし、トランジスタ１１０２、１１０３
はＯＮする。従って、読み出しデータは遅延回路８００
を介して転送されるので、上述の第３の実施例の説明の
ように第１の出力端子ＤＯＵＴ１の出力は、第２の出力
端子ＤＯＵＴ２の出力に対しｎビット遅延される。 【００８７】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、上述した第２または
第３の実施例のシリアルアクセスメモリの機能を外部か
ら与えられる遅延バイパス信号ＰＢＰにより選択するこ
とが可能になる。 【００８８】次に、本発明の第５の実施例が図１３を参
照しながら説明される。図１３は本発明の第５の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００８９】この第５の実施例のシリアルアクセスメモ
リは、第４の実施例のシリアルアクセスメモリの第２の
リードデータバス対ＲＤ２、バーＲＤ２に、第３及び第
４の実施例中で説明した遅延回路８００’及び遅延バイ
パス回路１１００’を付加したものである。この遅延回
路８００’及び遅延バイパス回路１１００’の構成は、
遅延回路８００及び遅延バイパス回路１１００と同様な
構成である。これらの回路は遅延バイパス信号ＰＢＰ’
により制御される。 【００９０】本実施例のシリアルアクセスメモリの動作
は、上述した第３及び第４の実施例を参考にすれば容易
に理解できる。 【００９１】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、第１及び第２の出力
端子からの読み出しデータを外部から与えられる信号に
より任意に遅延させることが可能となる。 【００９２】次に、本発明の第６の実施例が図１４を参
照しながら説明される。図１４は本発明の第６の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９３】本実施例では、遅延選択回路１４００が第
１のリードデータバス対ＲＤ１、バーＲＤ２と第１の出
力回路１２３との間に接続されている。この遅延選択回
路１４００は、図１５に示されるように複数のトランジ
スタにより構成されている。これらのトランジスタは第
１のリードデータバスＲＤ１、バーＲＤ１と第１の出力
回路１２３との間、及び各フリップフロップＦＦ１〜Ｆ
Ｆxと第１の出力回路１２３との間にそれぞれ配置さ
れ、それぞれ遅延選択信号ＰＢＰ１〜ＰＢＰxが与えら
れる。各遅延選択信号の論理レベルに応じて、各トラン
ジスタのＯＮまたはＯＦＦが制御される。これらのトラ
ンジスタは、Ｎチャンネル型ＭＯＳトランジスタであ
る。 【００９４】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ
１〜ＰＢＰxにより任意の遅延ビットの選択が可能とな
るので。第１の出力端子から出力されるデータの遅延を
適宜、設定することが可能となる。 【００９５】次に、本発明の第７の実施例が図１６を参
照しながら説明される。図１６は本発明の第７の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９６】本実施例では、前述した第６の実施例の構
成にさらに、前述した第６の実施例の遅延選択回路１４
００と同様の構成の遅延選択回路１４００’が、第２の
リードデータバス対ＲＤ２、バーＲＤ２と第２の出力回
路１３３との間に接続されている。この遅延選択回路１
４００’の詳細な構成は、図１５を参照すれば容易に理
解できる。これらのトランジスタは第２のリードデータ
バスＲＤ２、バーＲＤ２と第２の出力回路１３３との
間、及び各フリップフロップＦＦ１’〜ＦＦx’と第２
の出力回路１３３との間にそれぞれ配置され、それぞれ
遅延選択信号ＰＢＰ１’〜ＰＢＰx’が与えられる。各
遅延選択信号の論理レベルに応じて、各トランジスタの
ＯＮまたはＯＦＦが制御される。これらのトランジスタ
は、Ｎチャンネル型ＭＯＳトランジスタである。 【００９７】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ
１〜ＰＢＰx及びＰＢＰ１’〜ＰＢＰx’により任意の遅
延ビットの選択が可能となるので。第１及び第２の出力
端子から出力されるデータの遅延を適宜、設定すること
が可能となる。 【００９８】次に、本発明の第８の実施例が図１７を参
照しながら説明される。図１７は本発明の第８の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９９】本実施例では、前述した第６の実施例のシ
リアルアクセスメモリの遅延選択回路１４００に遅延選
択信号ＰＢＰ１〜ＰＢＰxを出力する遅延制御用アドレ
スデコーダ１７００が設けられている。この遅延制御用
アドレスデコーダ１７００は、遅延ビットを制御するた
めに外部から与えられるアドレスＡＡ１〜ＡＡxを解読
して、遅延選択信号ＰＢＰ１〜ＰＢＰxを出力する機能
を有する。 【０１００】本実施例によれば、上述した実施例の効果
に加え、遅延選択信号を外部アドレスにより作りだして
いるので、少ない外部信号で遅延ビット数を適宜、設定
することができる。 【０１０１】次に、本発明の第９の実施例が図１８を参
照しながら説明される。図１８は本発明の第９の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【０１０２】本実施例では、前述した第７の実施例のシ
リアルアクセスメモリの遅延選択回路１４００、１４０
０’に、上述の第８の実施例で説明した遅延選択信号Ｐ
ＢＰ１〜ＰＢＰxを出力する遅延制御用アドレスデコー
ダ１７００及びそれと等価な機能を有する遅延制御用ア
ドレスデコーダ１７００’が設けられている。この遅延
制御用アドレスデコーダ１７００’は、遅延ビットを制
御するために外部から与えられるアドレスＡＡ１’〜Ａ
Ａx’を解読して、遅延選択信号ＰＢＰ１’〜ＰＢＰx’
を出力する機能を有する。 【０１０３】本実施例によれば、上述した実施例の効果
に加え、遅延選択信号を外部アドレスにより作りだして
いるので、少ない外部信号で遅延ビット数を適宜、設定
することができる。 【０１０４】次に、本発明の第１０の実施例が図１９を
参照しながら説明される。図１９は本発明の第１０の実
施例のシリアルアクセスメモリの動作を示す部分タイミ
ングチャートである。この場合、本実施例の説明の理解
を容易にするために、前出した要素と同一の要素には同
一の符号が付けられ、その説明が省略されている。本実
施例の基本的な動作は、図４に示される第１の実施例の
シリアルアクセスメモリの動作及びその説明を参照すれ
ば容易に理解できるので、ここではその説明は省略され
る。 【０１０５】本実施例では、第１の読み出し制御信号Ｐ
ＲＴ１と第２の読み出し制御信号ＰＲＴ２とが与えられ
るタイミングが、第１の実施例のそれとは異なってい
る。 【０１０６】すなわち、期間ｔ２では、第１の読み出し
制御信号ＰＲＴ１のみが”Ｈ”になり、読み出しデータ
がメモリセルアレイ１０１から第１のリード用レジスタ
１１７へ転送され、格納される。そして、その後、期間
ｔ３では、第２の読み出し制御信号ＰＲＴ２のみが”
Ｈ”になり、第１のリード用レジスタ１１７に格納され
ている読み出しデータが第２のリード用レジスタ１２７
へ転送される。 【０１０７】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１０８】次に、本発明の第１１の実施例が説明され
る。本実施例のシリアルアクセスメモリの構成は基本的
に第１の実施例のシリアルアクセスメモリの構成と同じ
である。 【０１０９】本実施例では、第１の実施例のシリアルア
クセスメモリの第１のリード用レジスタ１１７のフリッ
プフロップＲＦｋ、バーＲＦｋを構成するインバータＲ
Ｉｎｋ，バーＲＩｎｋのディメンジョンと第２のリード
用レジスタ１２７のフリップフロップＲＦｋ、バーＲＦ
ｋを構成するインバータＲＩｎ’ｋ，バーＲＩｎ’ｋの
とディメンジョンが異なる。 【０１１０】すなわち、インバータＲＩｎｋ，バーＲＩ
ｎｋ を構成するＰチャンネル型ＭＯＳトランジスタ
（ＰＭＯＳとする）及びＮチャンネル型ＭＯＳトランジ
スタ（ＮＭＯＳとする）のディメンジョンがインバータ
ＲＩｎ’ｋ、バーＲＩｎ’ｋを構成するＰＭＯＳ及びＮ
ＭＯＳのディメンジョンより小さい。 【０１１１】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１２】次に、本発明の第１２の実施例が図２０、
図２１、図２２を参照しながら説明される。図２０、図
２１、図２２は本発明の第１２の実施例のシリアルアク
セスメモリの要部の構成を示す構成ブロック図である。
この場合、本実施例の説明の理解を容易にするために、
前出した要素は適宜ブロック化され、模式的に示されて
いる。そして、前出した要素と同一の要素には同一の符
号が付けられ、その説明が省略されている。 【０１１３】本実施例では、図２０に示されるように第
２のリード用レジスタ１２７とそれに電位を供給する電
源ラインＶDDと間に抵抗Ｒ１、Ｒ２が配置されている。
また、図２１に示されるように第１のリード用レジスタ
１１７と電源ラインＶDDとの間に抵抗Ｒ３、Ｒ４が設け
られている。また、図２２に示されるように第１及び第
２のリード用レジスタ１１７、１２７と電源ラインＶDD
との間にそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が設けら
れている。 【０１１４】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１５】次に、本発明の第１３の実施例が図２３を
参照しながら説明される。図２３は本発明の第１３の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１１６】本実施例では、第１又は第２のリード用レ
ジスタ１１７、１２７のを構成するフリップフロップＲ
Ｆｋ，バーＲＦｋ、ＲＦ’ｋ、バーＲＦ’ｋが、図２３
に示されるようなクロックドインバータＣＲＩｎｋ，バ
ーＣＲＩｎｋ、ＣＲＩｎ’ｋバーＣＲＩｎ’ｋで構成さ
れている。これらのクロックドインバータは、制御信号
φ１、φ２により制御される。 【０１１７】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１８】以上、リードレジスタを直列に接続するこ
とにより２ポートのメモリを実現した様々な実施例が説
明された。さらに、以下に第１のシリアルアクセスメモ
リと第２のシリアルアクセスメモリとを遅延回路を介し
て接続することにより２ポートのメモリを実現した様々
な実施例が説明される。 【０１１９】まず、本発明の第１４の実施例が図２４を
参照しながら説明される。図２４は本発明の第１４の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。この実施例のシリアルアク
セスメモリは、第１のシリアルアクセスメモリ部２４０
０Ａ及び第２のシリアルアクセスメモリ部２４００Ｂと
から構成されている。 【０１２０】そして、第１のシリアルアクセスメモリ部
２４００Ａの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ａ”が付けられ、その詳細な
説明が省略されている。この第１のシリアルアクセスメ
モリ部２４００Ａの詳細な構成は図２５を参照すること
により容易に理解できる。 【０１２１】また、第２のシリアルアクセスメモリ部２
４００Ｂの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｂ”が付けられ、その詳細な
説明が省略されている。この第２のシリアルアクセスメ
モリ部２４００Ｂの詳細な構成は図２６を参照すること
により容易に理解できる。 【０１２２】本実施例のシリアルアクセスメモリでは、
第１のシリアルアクセスメモリ部２４００Ａのリードデ
ータバス対ＲＤＡ、バーＲＤＡと第２のシリアルアクセ
スメモリ部２４００Ｂのライトデータバス対ＷＤＢ、バ
ーＷＤＢとの間に遅延回路２４０３が接続される。 【０１２３】この遅延回路２４０３は、第１のシリアル
アクセスメモリ部２４００Ａから読み出されたデータを
所定期間遅延させて第２のシリアルアクセスメモリ２４
００Ｂのライトデータバス対ＷＤＢ’、バーＷＤＢ’へ
転送する機能を有する。この遅延回路による遅延の必要
性は後述される。 【０１２４】この遅延回路２４０３の具体的な回路構成
は図２７に示される。この遅延回路２４０３は、リード
データバス対ＲＤＡ、バーＲＤＡに接続されるトランジ
スタ対２７０１、２７０２と、ライトデータバス対ＷＤ
Ｂ、バーＷＤＢに接続されるトランジスタ対２７０３、
２７０４と、トランジスタ対２７０１、２７０２とトラ
ンジスタ対２７０３、２７０４との間に接続され、イン
バータ２７０５とインバータ２７０６とから構成される
フリップフロップＤＤＦと、制御信号ＰＹの論理レベル
を反転させてトタンジスタ対２７０３、２７０４の制御
電極へ与えるインバータ２７０７とから構成される。こ
れらのトランジスタはＮチャンネル型ＭＯＳトランジス
タである。 【０１２５】リード・ライト共用のＹアドレスデコーダ
２４０１は、外部アドレスＡ０、バーＡ０〜Ａｎ、バー
Ａｎを解読し、アドレス信号ＹＲＡ１〜ＹＲＡｎ及びア
ドレス信号ＹＷＢ１〜ＹＷＢｎを出力する。これらのア
ドレス信号ＹＲＡｋとアドレス信号ＹＷＢｋは等価な論
理レベルの信号である。それにより、転送回路１１９Ａ
のトランジスタ対の中から所望のトランジスタ対がＯＮ
し、同時に、転送回路１０８Ｂのトランジスタの中から
その所望のトランジスタ対と対応したトランジスタ対が
ＯＮする。 【０１２６】このリード・ライト共用のＹアドレスデコ
ーダ２４０１は、図２８に示されるようにプリチャージ
信号ＰＲが与えられるＰチャンネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳとする）ＰＴ１〜ＰＴｍと、インバ
ータＩｎ１〜Ｉｎｍと、外部アドレスＡ０、バーＡ０Ａ
ｎ、バーＡｎが与えられる端子に接続される複数のＮチ
ャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとす
る）とから構成される。これらのＮＭＯＳは外部アドレ
スが与えられる端子と任意に接続され、アドレス信号Ｙ
ＲＡ１〜ＹＲＡｍの中から所望のアドレス信号ＹＲＡ
ｋ，ＹＷＢｋの論理レベルのみが”Ｈ”になるように配
置されている。 【０１２７】このリード・ライト共用のＹアドレスデコ
ーダ２４０１の動作例が図２９のタイミングチャートに
示されている。この場合、アドレス信号ＹＲＡｋ及びア
ドレス信号ＹＷＢｋが”Ｈ”になる場合のタイミングが
示されている。 【０１２８】期間ｔ０にプリチャージ信号ＰＲが”Ｈ”
から”Ｌ”に遷移する。その後、期間ｔ２に外部アドレ
スが入力されると、アドレス信号ＹＲＡｋ，ＹＷＢｋの
みが”Ｈ”レベルになる。これは、ＮＭＯＳの組み合わ
せにより、その列のインバータＩｎｋのみから”Ｈ”の
信号が出力されるためである。これにより、転送回路１
１９Ａのトランジスタ対１１９Ａｋ，バー１１９Ａｋ及
び転送回路１０８Ｂのトランジスタ対１０８Ｂｋ、バー
１０８ＢｋがＯＮする。ここには、動作のほんの一例が
示されているが、この例を参考にすれば他の列が選択さ
れる場合の動作も容易に理解できる。 【０１２９】次に、図３２を用いて本実施例のシリアル
アクセスメモリの読み出し動作が説明される。説明は、
理解を容易にするため期間毎に区切って行われる。ここ
で、図３０に示されるようにリード用レジスタ１１７Ａ
のフリップフロップＲＦ１内のノードがノードａ，ｂと
定義され、図３１に示されるようにライト用レジスタ１
１１ＢのフリップフロップＷＦ２内のノードがノード
ｃ、ｄと定義される。このクロック信号は、図５に示さ
れるクロック信号発生回路より出力される。ここでは、
第１のシリアルアクセスメモリ部２４００Ａから第２の
シリアルアクセスメモリ部２４００Ｂへデータが転送さ
れる場合の例が中心的に示される。その他の動作につい
ては、上述の実施例の動作を参照すれば容易に理解でき
る。 【０１３０】＜期間ｔ１＞Ｘアドレスデコーダ１０３Ａ
により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択
される。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第１
の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出し
データが格納されているメモリセル群に接続されてい
る。 【０１３１】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【０１３２】＜期間ｔ２＞次に、第１の読み出し制御信
号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送
回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５
Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。 【０１３３】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７Ａに一気に転送される。 【０１３４】＜期間ｔ３＞次に、クロック信号ＣＬＫが
立ち上がり、これに同期してタイミング信号φＰが立ち
上がる。この時、リード・ライト共用のＹアドレスデコ
ーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出
力されるので、転送回路１１９Ａのトランジスタ対１１
９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジ
スタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。こ
れにより、リード用レジスタ１１７Ａのフリップフロッ
プＦＦ１に格納されていたデータがリードデータバスＲ
ＤＡ，バーＲＤＡに転送されると共に、遅延回路２４０
３へ転送され遅延回路２４０３内にデータが格納され
る。 【０１３５】＜期間ｔ４＞タイミング信号φＰが”Ｌ”
になると、遅延回路２４０３のトランジスタ対２７０
３、２７０４がＯＮし、遅延回路２４０３内に格納され
ていたデータがライトデータバスＷＤＢ、バーＷＤＢへ
転送される。 【０１３６】＜期間ｔ５＞次に、クロック信号ＣＬＫが
立ち上がり、これと同期してタイミング信号φＰが再度
立ち上がる。この時、リード・ライト共用のＹアドレス
デコーダ２４０１はアドレス信号ＹＲＡ２，ＹＷＢ２を
出力する。これにより、転送回路１１９Ａのトランジス
タ対１１９Ａ２、バー１１９Ａ２がＯＮとなるため、リ
ード用レジスタ１１７ＡのフリップフロップＦＦ２に格
納されていたデータはリードデータバスＲＤＡ，バーＲ
ＤＡに転送される。この時、タイミング信号φＰが”
Ｈ”となるため、遅延回路２４０３のトランジスタ対２
７０１、２７０２がＯＮとなりリードデータバスＲＤ
Ａ、バーＲＤＡ上のデータは、遅延回路２４０３のフリ
ップフロップＤＦＦに格納される。この時、期間ｔ４に
ライトデータバス対ＷＤＢ、バーＷＤＢ上に転送された
データは、転送回路１０８Ｂのトランジスタ対１０８Ｂ
２、バー１０８Ｂ２がＯＮするため、ライト用レジスタ
１１１ＢのフリップフロップＷＦ２に格納される。 【０１３７】以降、期間ｔ６〜ｔ１３に示されるように
同様なサイクルがくり返され、第１のシリアルアクセス
メモリ部２４００Ａから第２のシリアルアクセスメモリ
部２４００Ｂへデータが転送されると共に、出力端子Ｄ
ＯＵＴ１Ａからデータが出力される。この場合、第１の
シリアルアクセスメモリ部２４００Ａから第２のメモリ
セル部２４００Ｂへのデータの転送動作が中心的に説明
されたが、上述の実施例の動作を参照すれば、出力端子
ＤＯＵＴ２Ｂからデータが出力される動作は理解でき
る。このようにして、本実施例のシリアルアクセスメモ
リは２ポートメモリを実現する。 【０１３８】本発明によれば、第１のシリアルアクセス
メモリ部と第２のシリアルメモリ部との間に遅延回路が
配置され、第１のシリアルアクセスメモリ部から出力さ
れたデータが所定期間遅延されるので、データが書き込
まれる際の１ビット分のズレを防止することができる。 【０１３９】従って、複数個のシリアルアクセスメモリ
により実現していた機能と等価な機能を単一のパッケー
ジ中で実現することも可能となる。 【０１４０】さらに、リード・ライト共用アドレスデコ
ーダが配置されるので、さらなる集積化が実現できる。 【０１４１】ここで、遅延回路が配置される理由につい
て詳細な説明が以下に示される。 【０１４２】複数のシリアルアクセスメモリを集積化す
るために、例えば、単純に２個のシリアルアクセスメモ
リを接続して、ワンチップ化した場合、以下のような不
具合が生じる。 【０１４３】第１のシリアルメモリの出力タイミングを
ここで考えてみる。期間ｔｎにおける第ｎ番目のクロッ
クの立ち上がりより出力動作が開始されるとすると、実
際は、出力は期間ｔｎよりある遅延時間△ｔＡＣ（アク
セスタイムと呼ばれる）をもって第１のシリアルメモリ
より出力される。 【０１４４】次に、第２のシリアルレジスタの入力タイ
ミングを考える。期間ｔｍにおける第ｍ番目のクロック
の立ち上がりより入力動作が開始されるとすると、実際
は、回路動作マージンを考慮した場合、入力信号は、時
刻ｔｍよりある時間△ｔＨ（ホールドタイムと呼ばれ
る）早く入力端子上に確定していなければ、第２のシリ
アルメモリに誤ったデータが書き込まれた後、正しい入
力がそれを書き換えることになるため、動作マージンの
よい高速書き込みができない。 【０１４５】よって、例えば、期間ｔｘに発生する第ｘ
番目のクロック信号に応じた動作を考えてみると、第１
のシリアルメモリが期間ｔにおいて、第ｘ番目のクロッ
ク信号に応答してデータを出力する場合、出力Ｄｘは、
ある遅延時間ｔＡＣを持って出力される。また、同期間
において、第２のシリアルメモリではライト動作が行わ
れる。この時、期間ｔｘに発生するクロック信号に応答
して書き込まれるデータは、期間ｔｘ以前に既に第１の
シリアルメモリから出力されていたデータあり、この場
合、書き込まれるデータは、期間ｔｘ−１に出力された
データＤｘ−１となる。 【０１４６】従って、第１のシリアルメモリと第２のシ
リアルメモリとを単に接続するだけでは、第２のシリア
ルメモリへのデータの書き込みは、１ビット分シフトし
てしまう事になる。このことは動作マージンのよい高速
な書き込みにとっての不具合となる。 【０１４７】しかし、本発明の本実施例のシリアルアク
セスメモリによれば、この１ビット分のシフトを遅延さ
せて調整する遅延回路が設けられているので、従前の回
路設計技術を用いて簡単に複数のシリアルアクセスメモ
リを（上述の実施例では２個のシリアルアクセスメモリ
を）ワンチップ化することができる。 【０１４８】次に、本発明の第１５の実施例が図３３を
参照しながら説明される。図３３は本発明の第１５の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１４９】本実施例のシリアルアクセスメモリは、第
１４の実施例で説明したシリアルアクセスメモリのリー
ドデータバスＲＤＡ、バーＲＤＡに初期化回路３３００
が接続されている。 【０１５０】この初期化回路３３００は、トランジスタ
３３０１、３３０２、３３０３から構成され、初期化信
号ＥＱに応答してリードデータバスＲＤＡ、バーＲＤＡ
に初期化のための所定電位を与える機能を有する。これ
らのトランジスタはＮＭＯＳである。トランジスタ３３
０１は、リードデータバスＲＤＡと所定電位を有する電
源との間に接続され、トランジスタ３３０２はリードデ
ータバスバーＲＤＡと電源との間に接続され、トランジ
スタ３３０３はリードデータバスＲＤＡとリードデータ
バスバーＲＤＡとの間に接続される。これらのトランジ
スタの制御電極には初期化信号ＥＱが与えられる。 【０１５１】このシリアルアクセスメモリの動作は、基
本的に上述した第１４の実施例で説明した動作と同様で
あるが、初期化回路３３００により初期化信号ＥＱが”
Ｈ”となる期間にリードデータバスＲＤＡ、ＲＤＡが所
定電位に初期化される点が異なる。 【０１５２】以下、図３４のタイミングチャートを参照
しながら、本実施例のシリアルアクセスメモリの動作が
説明される。説明は、上述の実施例と同様に期間毎に区
切って行われる。 【０１５３】＜期間ｔ１＞Ｘアドレスデコーダ１０３Ａ
により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択
される。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第１
の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出し
データが格納されているメモリセル群に接続されてい
る。 【０１５４】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【０１５５】＜期間ｔ２＞次に、第１の読み出し制御信
号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送
回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５
Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。 【０１５６】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７Ａに一気に転送される。 【０１５７】＜期間ｔ３＞次に、クロック信号ＣＬＫが
立ち上がり、これに同期してタイミング信号φＰが立ち
上がる。この時、リード・ライト共用のＹアドレスデコ
ーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出
力されるので、転送回路１１９Ａのトランジスタ対１１
９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジ
スタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。 【０１５８】また、初期化信号ＥＱが”Ｈ”から”Ｌ”
へ遷移するので、リードデータバスＲＤＡ、バーＲＤＡ
へのデータの転送が可能になる。期間ｔ３以前はリード
データバスＲＤＡ、バーＲＤＡは電源電位に初期化され
ている。 【０１５９】これにより、リード用レジスタ１１７Ａの
フリップフロップＦＦ１に格納されていたデータがリー
ドデータバスＲＤＡ，バーＲＤＡに転送されると共に、
遅延回路２４０３へ転送され遅延回路２４０３内にデー
タが格納される。 【０１６０】＜期間ｔ４＞タイミング信号φＰが”Ｌ”
となると遅延回路２４０３のトランジスタ対２７０３、
２７０４がＯＮし、遅延回路２４０３のフリップフロッ
プＤＦＦに格納されていたデータが、ライトデータバス
ＷＤＢ、バーＷＤＢへ転送される。 【０１６１】同時に初期化信号ＥＱは”Ｈ”となり、リ
ードデータバスＲＤＡ、バーＲＤＡは電源電圧レベルに
初期化される。 【０１６２】＜期間５＞クロック信号ＣＬＫが立ち上が
り、これと同期してタイミング信号ＰＹが再度立ち上が
る。この時、リード・ライト共用アドレスデコーダ２４
０１によりアドレス信号ＹＲＡ２、ＹＷＢ２が同時に出
力される。 【０１６３】これにより、転送回路１１９Ａのトランジ
スタ対１１９Ａ２、バー１１９Ａ２がＯＮするので、リ
ード用レジスタ１１７ＡのフリップフロップＲＦ２に格
納されていたデータが、リードデータバスＲＤＡ、バー
ＲＤＡに転送される。 【０１６４】また、タイミング信号φＰが”Ｈ”になる
ので、遅延回路２４０３のトランジスタ対２７０１、２
７０２がＯＮし、データが遅延回路２４０３のフリップ
フロップ回路ＤＦＦに格納される。 【０１６５】また、期間ｔ４にライトデータバスＷＤ
Ｂ、バーＷＤＢ転送されたデータはライト用レジスタ１
１１ＢのフリップフロップＷＦ２に格納される。 【０１６６】以降、期間５〜期間ｔ１３に示されるよう
に同様なサイクルが繰り返される。 【０１６７】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例のシリアルアクセスメモリの効果に
加え、リード用データバスの初期化回路を設けたので、
より高速なアクセスが可能となる。 【０１６８】次に、本発明の第１６の実施例をが図３５
を参照しながら説明される。図３５は本発明の第１６の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１６９】本実施例のシリアルアクセスメモリでは、
第１４の実施例のシリアルアクセスメモリのライト用レ
ジスタ１１１Ｂと転送回路１１３Ｂが無く転送回路１０
８Ｂが直接、メモリセルアレイ１０１Ｂに接続されてい
る。 【０１７０】このシリアルアクセスメモリでは、第１４
の実施例のノードｃ、ｄに対応するノードとして、ノー
ドｃ、ｄが定義される。 【０１７１】本実施例のシリアルアクセスメモリの動作
は、第１５の実施例の動作の説明を参照すれば、容易に
理解できる。本実施例のシリアルアクセスメモリでは、
ライトデータバスＲＤＡ、バーＲＤＡ上のデータは、直
接、メモリアセルレイ１０１Ｂに転送される。 【０１７２】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、第２のシリアルアク
セスメモリのデータの読み出しが、第２のシリアルメモ
リのデータの書き込みと競合を起こさないような用途に
適用した場合、ライト用レジスタを設けないで２ポート
メモリを実現できるため、チップサイズを大幅に縮小で
きる。 【０１７３】次に、本発明の第１７の実施例をが図３６
を参照しながら説明される。図３６は本発明の第１７の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１７４】本実施例のシリアルアクセスメモリは、第
１５の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１７５】本実施例のシリアルアクセスメモリの動作
は上述した第１４〜１６の実施例の動作の説明を参酌す
れば理解できる。 【０１７６】本実施例のシリアルアクセスメモリによれ
ば、実施例１５の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１７７】次に、本発明の第１８の実施例をが図３７
を参照しながら説明される。図３７は本発明の第１８の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１７８】本実施例のシリアルアクセスメモリでは、
第１４の実施例のシリアルアクセスメモリのリード用レ
ジスタ１１７Ａと転送回路１１５Ａ及びリード用レジス
タ１１５Ｂと転送回路１１７Ｂが無く、転送回路１１９
Ａが直接、メモリセルアレイ１０１Ａに接続され、転送
回路１１９Ｂが直接、メモリセルアレイ１０１Ｂに接続
されている。 【０１７９】このシリアルアクセスメモリでは、第１４
の実施例のノードａ、ｂに対応するノードとして、ノー
ドａ、ｂが定義される。 【０１８０】本実施例のシリアルアクセスメモリの動作
は、上述の第１４の実施例の動作の説明を参考にすれば
容易に理解できる。 【０１８１】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、第２のシリアルメモ
リのデータ書き込みのタイミングと第１のシリアルメモ
リのデータの読み出しタイミングとが、競合を起こさな
いような用途に適用される場合、リード用データデータ
レジスタを設けないで２ポートメモリを実現できるた
め、チップサイズを大幅に縮小できる。 【０１８２】次に、本発明の第１９の実施例をが図３８
を参照しながら説明される。図３８は本発明の第１９の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１８３】本実施例のシリアルアクセスメモリは、第
１８の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１８４】本実施例のシリアルアクセスメモリの動作
は上述した第１５〜１８の実施例の動作の説明を参酌す
れば理解できる。 【０１８５】本実施例のシリアルアクセスメモリによれ
ば、実施例１８の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１８６】次に、本発明の第２０の実施例をが図３９
を参照しながら説明される。図３９は本発明の第２０の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１８７】本実施例のシリアルアクセスメモリでは、
第１４の実施例の第１のシリアルアクセスメモリのライ
ト用レジスタ１１１Ａと転送回路１１３Ａ，リード用レ
ジスタ１１７Ａと転送回路１１５Ａ、第２のシリアルア
クセスメモリのライト用レジスタ１１１Ｂ、転送回路１
１３Ｂ、リード用レジスタ１１５Ｂと転送回路１１７Ｂ
が無く、転送回路１０８Ａ、転送回路１１９Ａが直接、
メモリセルアレイ１０１Ａに接続され、転送回路１０８
Ｂ、転送回路１１９Ｂが直接、メモリセルアレイ１０１
Ｂに接続されている。 【０１８８】本実施例のシリアルアクセスメモリの動作
は、上述の第１４の実施例の動作の説明を参考にすれば
容易に理解できる。この場合、ライト用及びリード用の
レジスタが無いため、それぞれのライトデータバス及び
リードデータバスとメモリセルアレイ１０１Ａ、１０１
Ｂとの間で直接、データの入出力が行われる。 【０１８９】本実施例のシリアルアクセスメモリによれ
ば、実施例１４の効果に加え、それ程高速のアクセスが
必要でないような用途に適用される場合、リード用デー
タデータレジスタ、ライト用データレジスタを設けない
で２ポートメモリを実現できるため、チップサイズを大
幅に縮小でき安価なメモリを提供できる。 【０１９０】次に、本発明の第２１の実施例が図４０を
参照しながら説明される。図４０は本発明の第２１の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１９１】本実施例のシリアルアクセスメモリは、第
２０の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１９２】本実施例のシリアルアクセスメモリの動作
は上述した第１４、１５、２０の実施例の動作の説明を
参酌すれば理解できる。 【０１９３】本実施例のシリアルアクセスメモリによれ
ば、実施例２０の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１９４】次に、本発明の第２２の実施例をが図４１
を参照しながら説明される。図４１は本発明の第２２の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１９５】本実施例のシリアルアクセスメモリは、第
１４の実施例の第２のシリアルアクセスメモリのライト
データバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００
が接続されている。 【０１９６】この記憶回路４１００は、図４２に示され
るように２つのフリップフロップＭＦＦ、バーＭＦＦよ
り構成され、ライトデータバスＷＤＢ’、バーＷＤＢ’
上のデータを保持する機能を有する。 【０１９７】本実施例のシリアルアクセスメモリの動作
は、上述した第１５の実施例を参照すれば容易に理解で
きる。この場合、ライト用データバスＷＤＢ’、バーＷ
ＤＢ’上のデータは、次のデータが転送されてくるまで
保持される。 【０１９８】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、メモリ動作がポーズ
を要求されるような場合、第２のシリアルメモリのライ
トデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１０
０が接続されているため、確実な動作が保証される。 【０１９９】次に、本発明の第２３の実施例が図４３を
参照しながら説明される。図４３は本発明の第２３の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０２００】本実施例のシリアルアクセスメモリは、第
１５の実施例の第２のシリアルアクセスメモリのライト
データバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００
が接続されている。 【０２０１】本実施例のシリアルアクセスメモリの動作
は、上述した第１５、１６の実施例を参照すれば容易に
理解できる。この場合、ライト用データバスＷＤＢ’、
バーＷＤＢ’上のデータは、次のデータが転送されてく
るまで保持される。 【０２０２】本実施例のシリアルアクセスメモリによれ
ば、第１５、１６の実施例の効果に加え、メモリ動作が
ポーズを要求されるような場合、第２のシリアルメモリ
のライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路
４１００が接続されているため、確実な動作が保証され
る。 【０２０３】さらに、第２２、２３の実施例と同様に、
第１６〜第２１の実施例の第２のシリアルアクセスメモ
リのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回
路４１００をそれぞれ接続するようにすれば、それぞれ
第１６〜第２１の実施例の効果に加え、メモリ動作がポ
ーズを要求されるような場合、第２のシリアルメモリの
ライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４
１００が接続されているため、確実な動作が保証され
る。 【０２０４】次に、上述の実施例のシリアルアクセスメ
モリをメモリを２バンク有するような装置に適用した実
施例が説明される。 【０２０５】まず、本発明の第２４の実施例が図４４を
参照しながら説明される。図４４は本発明の第２４の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。この実施例のシリアルアク
セスメモリは、第１のシリアルアクセスメモリ部２４０
０Ａ第２のシリアルアクセスメモリ部２４００Ｂ、第３
のシリアルアクセスメモリ部２４００Ｃ及び第４のシリ
アルアクセスメモリ部２４００Ｄとから構成されてい
る。 【０２０６】そして、第１のシリアルアクセスメモリ部
２４００Ａの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ａ”が付けられ、その詳細な
説明が省略されている。この第１のシリアルアクセスメ
モリ部２４００Ａの詳細な構成は図２５を参照すること
により容易に理解できる。 【０２０７】また、第２のシリアルアクセスメモリ部２
４００Ｂの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｂ”が付けられ、その詳細な
説明が省略されている。この第２のシリアルアクセスメ
モリ部２４００Ｂの詳細な構成は図２６を参照すること
により容易に理解できる。 【０２０８】また、第３のシリアルアクセスメモリ部２
４００Ｃの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｃ”が付けられ、その詳細な
説明が省略されている。この第３のシリアルアクセスメ
モリ部２４００Ｃの詳細な構成は図２５及び図２６等を
参照することにより容易に理解できる。この第３のシリ
アルアクセスメモリ部２４００Ｃのライトデータバス対
ＷＤＢ、バーＷＤ及びリードデータバスＲＤＡ、バーＲ
ＤＡは、第１のシリアルアクセスメモリ部２４００Ａの
ライトデータバス対ＷＤＢ、バーＷＤＢ及びリードデー
タバスＲＤＡ、バーＲＤＡと接続されている。 【０２０９】また、第４のシリアルアクセスメモリ部２
４００Ｄの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｄ”が付けられ、その詳細な
説明が省略されている。この第４のシリアルアクセスメ
モリ部２４００Ｄの詳細な構成は図２５及び図２６等を
参照することにより容易に理解できる。この第４のシリ
アルアクセスメモリ部２４００Ｄのライトデータバス対
ＷＤＢ’、バーＷＤ及びリードデータバスＲＤＡ、バー
ＲＤＡは、第２のシリアルアクセスメモリ部２４００Ｂ
のライトデータバス対ＷＤＢ’、バーＷＤＢ’及びリー
ドデータバスＲＤＡ、バーＲＤＡと接続されている。 【０２１０】本実施例のシリアルアクセスメモリの基本
的な動作は、第１４の実施例の動作の説明を参考にすれ
ば理解できるので、ここでは図４５、図４６を参照して
特徴的な動作のみが説明される。図４５及び図４６は、
本実施例のシリアルアクセスメモリの特徴的な動作を説
明する模式的な回路ブロック図である。 【０２１１】図４５に示されるように、例えば、第１の
シリアルアクセスメモリ部２４００Ａ及び第２のシリア
ルアクセスメモリ部２４００Ｂでデータ書き込みのため
の転送処理（ＷＲＩＴＥ ＩＮ）及びデータ読み出しの
ための転送処理（ＲＥＡＤＯＵＴ）が行われている間、
同時に、第３のシリアルアクセスメモリ部２４００Ｃ及
び第４のシリアルアクセスメモリ部２４００Ｄではアク
セス動作が可能となる。同様に、図４６に示されるよう
に、例えば、第３のシリアルアクセスメモリ部２４００
Ｃ及び第４のシリアルアクセスメモリ部２４００Ｄでデ
ータ書き込みのための転送処理（ＷＲＩＴＥ ＩＮ）及
びデータ読み出しのための転送処理（ＲＥＡＤ ＯＵ
Ｔ）が行われている間、同時に、第１のシリアルアクセ
スメモリ部２４００Ａ及び第２のシリアルアクセスメモ
リ部２４００Ｂではアクセス動作が可能となる。この場
合、図中のａ，ｂ，ｃ，ｄはアクセスを行っているレジ
スタの任意のビットを現すものであり、説明を理解し易
くするために示されている。 【０２１２】本実施例のシリアルアクセスメモリによれ
ば、上述のように動作することが可能なので、間断なく
データの書き込み及び読み出しを行うことができ、実施
例１４の効果に加え、より広い用途に適用できるシリア
ルアクセスメモリを提供することができる。 【０２１３】同様に、前述の様々な実施例のシリアルア
クセスメモリに本実施例のシリアルアクセスメモリが適
用された第２５〜３１の実施例が示される。この場合、
本実施例の説明の理解を容易にするために、前出した要
素は適宜ブロック化され、模式的に示されている。そし
て、前出した要素と同一の要素には同一の符号が付けら
れ、その説明が省略されている。これらに関する詳細な
説明は前述の実施例を参考にすれば理解できる。 【０２１４】第２５の実施例では、図４７に示されるよ
うに第１５の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１５】第２６の実施例では、図４８に示されるよ
うに第１６の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１６】第２７の実施例では、図４９に示されるよ
うに第１７の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１７】第２８の実施例では、図５０に示されるよ
うに第１８の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１８】第２９の実施例では、図５１に示されるよ
うに第１９の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１９】第３０の実施例では、図５２に示されるよ
うに第２２の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２２０】第３１の実施例では、図５３に示されるよ
うに第２３の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２２１】さらに、図示は省略されるが、第２２、２
３の実施例のシリアルアクセスメモリ及び第１６〜第２
１の実施例の第２のシリアルアクセスメモリのライトデ
ータバスＷＤＢ、バーＷＤＢに記憶回路４１００がそれ
ぞれ接続された構成のシリアアルアクセスメモリに、同
様に第２４の実施例を適用して２バンクの構成にするこ
ともできる。 【０２２２】この第２５〜３１の実施例のシリアルアク
セスメモリによれば、第２４の実施例で説明したように
動作することが可能なので、間断なくデータの書き込み
及び読み出しを行うことができ、実施例１４の効果に加
え、より広い用途に適用できるシリアルアクセスメモリ
を提供することができる。 【０２２３】次に、本発明の第３２の実施例が図５４を
参照しながら説明される。図５４は本発明の第３２の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０２２４】本実施例のシリアルアクセスメモリでは、
上述した様々な実施例のＸアドレスデコーダ１０３Ａ，
１０３Ｂに共通のＸアドレスを与えるアドレスカウンタ
回路５４００が配置されている。 【０２２５】このアドレスカウンタ回路５４００は、ク
ロック信号ＣＬＫとリセット信号Ｒｅｓｅｔに応答し
て、Ｘアドレスデコーダ１０３Ａ、１０３Ｂに共通にＸ
アドレスＡ０Ｘ，Ａ１Ｘ・・・ＡｎＸを与える機能を有
するものである。このアドレスカウンタ回路５４００
は、複数の単位アドレスカウンタ回路ＣＮＴＲ０〜ＣＮ
ＴＲｎより構成される。 【０２２６】この単位アドレスカウンタ回路ＣＮＴＲｉ
は、図５５に示されるようにリセット信号Ｒｅｓｅｔ、
入力Ｂｎー１を受け取り、出力Ｂｎ及びＸアドレスＡｉ
Ｘを出力する。このリセット信号Ｒｅｓｅｔが”Ｈ”に
なると、単位アドレスカウンタ回路ＣＮＴＲｉの出力Ｂ
ｎは”Ｌ”になる。 【０２２７】この単位アドレスカウンタ回路ＣＮＴＲｉ
の具体的な構成が、図５６に示される。この単位アドレ
スカウンタ回路ＣＮＴＲｉは、入力Ｂｎー１が入力端子
に与えられるインバータＩｎ１と、このインバータＩｎ
１の出力及び入力Ｂｎー１により制御されるトランスフ
ァーゲートＴＲ１と、このインバータＩｎ１の出力及び
入力Ｂｎー１により制御されるトランスファーゲートＴ
Ｒと、一方の入力端子にリセット信号Ｒｅｓｅｔが入力
され、他方の入力端子にトランスファーゲートＴＲ１を
介してＸアドレスＡｉＸ及びトランスファーゲートＴＲ
２を介してインバータＩｎ２の出力が接続されるＮＯＲ
ゲートと、インバータＩｎ１の出力及び入力Ｂｎー１に
より制御されるトランスファーゲートＴＲ３と、インバ
ータＩｎ１の出力及び入力Ｂｎー１により制御されるト
ランスファーゲートＴＲ４と、トランスファーゲートＴ
Ｒ３を介してＮＯＲゲートの出力及びトランスファーゲ
ートＴＲ４を介して出力Ｂｎに入力端子が接続されるイ
ンバータＩｎ４と、入力がインバータＩｎ４の出力に接
続され、出力が出力Ｂｎー１に接続されるインバータＩ
ｎ５とから構成される。 【０２２８】図５７に示されるように、このような単位
アドレスカウンタ回路ＡｉＸの複数個が、直列に接続さ
れて、アドレスカウンタ回路５４００が構成される。こ
のアドレスカウンタ回路５４００の動作例は、図５８の
部分タイミングチャートに示される。 【０２２９】ここで本実施例のシリアルアクセスメモリ
の動作が、図５９を参照して簡単に説明される。 【０２３０】アドレスカウンタ回路５４００よりＸアド
レスがＸアドレスデコーダ１０３Ａ、Ｘアドレスデコー
ダ１０３Ｂに与えられると、メモリセルアレイ１０１Ａ
とメモリセルアレイ１０１ＢＡ１とのそれぞれで、同一
のアドレスにより、例えば第１のメモリセルアレイ１０
１ＡのワードラインＷＬ１及び第２のメモリセルアレイ
１０１ＢのワードラインＷＬ１が選択される。 【０２３１】この場合、メモリセルアレイ１０１Ａのワ
ードラインＷＬ１が立ち上がり、第１のシリアルアクセ
スメモリ１０１Ａから第１のリード用レジスタ１１７Ａ
にデータが転送され（図中、（Ａ））、その後、遅延回
路により１ビット遅延されて、データが第２のライト用
レジスタ１１１Ｂに書き込まれる（図中、（Ｂ））。そ
の後、メモリセルアレイ１０１ＢのワードラインＷＬ０
が立ち上がり、そのワードラインＷＬ０に接続されるメ
モリセルに第２のライト用レジスタ１１１Ｂの内容が一
度期に転送される（図中、（Ｃ））。 【０２３２】つまり、共通のＸアドレスで選択された第
１のメモリセルアレイ１０１Ａのワードラインに接続す
るメモリセル内のデータは第１のリード用レジスタ１１
７Ａに転送され、クロック信号ＣＬＫに応答して第１の
出力端子ＤＯＵＴ１より出力されると共に、所定期間遅
延された後、ライト用レジスタ１１１Ｂに書き込まれ
る。その後、ライト用レジスタ１１１Ｂへの書き込みが
完了した後、共通のＸアドレスで選択された第２のメモ
リセルアレイ１０１Ｂのワードラインに接続されるメモ
リセル内へデータが書き込まれる。 【０２３３】本実施例のシリアルアクセスメモリによれ
ば、上述の様々な実施例による効果に加え、アドレスカ
ウンタ回路を設け、第１及び第２のＸアドレスデコーダ
へ共通のアドレスを与えるようにしたので、アドレス発
生回路の数を減らすことができ、その結果、チップ面積
を小さくすることができる。 【０２３４】以上、種々の実施例を用いて説明されたよ
うに、本発明のシリアルアクセスによれば、複数個のシ
リアルアクセスメモリで実現していた機能と等価な機能
が、第１と第２の転送用レジスタを直列に接続すること
により実現できる。 【０２３５】また、本願の他の発明のシリアルアクセス
メモリでは上述のような構成にしたので、従来の複数個
のシリアルアクセスメモリを簡単にワンチップ化するこ
とが可能となる。 【０２３６】上述された本発明のシリアルアクセスメモ
リは、図６０に示されるようにディスプレイ装置６００
０に適用される。 【０２３７】このディスプレイ装置６０００は、本発明
によるシリアルアクセスメモリ６００１と、そのシリア
ルアクセスメモリ６００１の出力を受け取り、ディジタ
ル・アナログ変換を行ってデータを出力するＤ／Ａコン
バータ６００２と、シリアルアクセスメモリ６００１と
Ｄ／Ａコンバータ６００２とを制御するコントローラ６
００３と、Ｄ／Ａ変換回路６００２からのデータを表示
データとして表示する表示部６００４とから構成され
る。 【０２３８】この他にも本発明のシリアルアクセスメモ
リは、様々な分野に応用できる。 【０２３９】本発明は、例証的な実施態様を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。 【０２４０】 【発明の効果】本発明のシリアルアクセスによれば、複
数個のシリアルアクセスメモリで実現していた機能と等
価な機能が、第１と第２の転送用レジスタを直列に接続
することにより実現できる。 【０２４１】従って、占有面積が小さく、コストの低い
シリアルアクセスメモリが実現できる。 【０２４２】また、本願の他の発明のシリアルアクセス
メモリによれば、第１のシリアルアクセスメモリと第２
のシリアルアクセスメモリとの間に遅延回路が配置され
ているので、複数個のシリアルアクセスメモリで実現し
ていた機能と等価な機能有するシリアルアクセスメモリ
を簡単にワンチップ化することが可能となる。
するシリアルアクセスメモリに関するものである。 【０００２】 【従来の技術】近年、複数の出力ポートを有するシリア
ルアクセスメモリ（２ポートメモリ）は、ディジタルテ
レビ、ディジタルＶＴＲ等の画面のノイズの除去、画面
の動きの補正（時間軸の補正）に用いられている。 【０００３】特に、奇数ラインにより構成される画面と
偶数ラインにより構成される画面とで１つの表示画面が
構成される現在のＴＶシステム（インタレース方式と呼
ばれる）では、画面に発生したノイズを除去する為に、
ノイズの発生したラインをその前後のラインで置き換え
るフィルタリング技術が利用されている。 【０００４】一般に、これらの技術は、フィールドディ
レイとラインディレイにより実現されている。このフィ
ールドディレイを実現するシリアルアクセスメモリは、
フィールドメモリと呼ばれ、このラインディレイを実現
するシリアルアクセスメモリは、ラインメモリと呼ばれ
る。 【０００５】このようなシリアルアクセスメモリは、例
えば、日本国において１９８９年３月７日に公開された
特許公開公報６４ー５９６９４号および１９９０年７月
２４日に公開された特許公開公報２ー１８７９８９号に
記載されている。 【０００６】 【発明が解決しようとする課題】一般に、上述したフィ
ルタリング技術等のように画像データが処理される場
合、上述の公報に示されるようなシリアルアクセスメモ
リを複数個用いることにより、その処理が実現されてい
る。 【０００７】このように複数個のシリアルアクセスメモ
リを用いることは、実装面積が大きくなると共にコスト
が増すことになる。 【０００８】 【課題を解決するための手段】上述した課題を解決する
ために、本願の代表的な発明のシリアルアクセスメモリ
は、データを記憶する複数のメモリセルが配置されたメ
モリセルアレイと、このメモリセルアレイに第１のスイ
ッチ回路を介して接続された第１の転送用レジスタと、
第２のスイッチ回路を介してこの第１の転送用レジスタ
に接続された第２の転送用レジスタとを備えたデータ転
送部であって、この第１及び第２のスイッチ回路がＯＮ
状態の場合、メモリセルアレイから第２の転送用レジス
タへ第１の転送用レジスタを通過してデータを転送し、
第１のスイッチ回路がＯＮ状態、第２のスイッチ回路が
ＯＦＦ状態の場合、メモリセルアレイから第１の転送用
レジスタへデータを転送する前記データ転送部を設けた
ものである。 【０００９】また、上述した課題を解決するために、本
願の代表的な他の発明のシリアルアクセスメモリは、第
１のクロック信号及びそれに連続する第２のクロック信
号を発生するクロック信号発生回路と、この第１のクロ
ック信号に応答してデータを出力する第１のシリアルア
クセスメモリ部と、その第２のクロック信号に応答して
データが入力される第２のシリアルアクセスメモリ部
と、この第１と第２のシリアルアクセスメモリとの間に
接続され、第１のシリアルアクセスメモリからのデータ
を所定期間遅延させて第２のシリアルアクセスメモリへ
与える遅延回路とを設けたものである。 【００１０】 【作用】本願発明のシリアルアクセスメモリでは上述の
ような構成にしたので、従来、複数個のシリアルアクセ
スメモリで実現していた機能と等価な機能が、第１と第
２の転送用レジスタを直列に接続することにより実現で
きる。 【００１１】また、本願の他の発明のシリアルアクセス
メモリでは上述のような構成にしたので、従来の複数個
のシリアルアクセスメモリを簡単にワンチップ化するこ
とが可能となる。 【００１２】 【実施例】以下に図面を参照しながら本発明の最適な実
施例が説明される。各実施例において共通部分には同一
の符号が付けられる。各実施例では、説明の理解を容易
にするために本発明の基本動作に直接、関わりのないメ
モリコントロール信号発生回路等が省略されている。 【００１３】まず、本発明の第１の実施例が図１を参照
しながら説明される。図１は、本発明の第１の実施例の
シリアルアクセスメモリの構成を示す構成ブロック図で
ある。 【００１４】本実施例のシリアルアクセスメモリは、メ
モリセルアレイ１０１を有している。メモリセルアレイ
１０１は、複数のワードラインＷＬｉ（ｉ＝１〜ｎ）
と、それらと交差する複数の相補的なビットライン対Ｂ
Ｌｋ，バーＢＬｋ（ｋ＝１〜ｍ）とを備えている。ワー
ドラインＷＬｉとビットライン対ＢＬｋ，バーＢＬｋと
の交差箇所には、トランジスタとキャパシタからなるメ
モリセルＱｋｉ（ｋ＝１〜ｍ，ｉ＝１〜ｎ）が、それぞ
れ接続され、行方向と列方向に配置されている。各ビッ
トライン対ＢＬｋ，バーＢＬｋは、センスアンプＳＡｋ
（ｋ＝１〜ｍ）にそれぞれ接続されている。 【００１５】そのメモリセルアレイ１０１には、Ｘアド
レスデコーダ１０３が接続されている。Ｘアドレスデコ
ーダ１０３はワードラインに接続され、外部から与えら
れるＸアドレスに応じてメモリセルアレイ１０１の任意
の列を選択する機能を有している。 【００１６】入力回路１０５は、入力端子Ｄｉｎから入
力された書き込みデータ（ｗｒｉｔｅ ｄａｔａ）をラ
イトデータバス対ＷＤＢ、バーＷＤＢを介してメモリセ
ルアレイ１０１ へ入力する回路である。 【００１７】Ｙアドレスデコーダ（ライト用）１０７
は、外部から与えられるＹアドレスをデコードし、アド
レス信号ＹＷｉによりメモリセルアレイ１０１の任意の
行を選択する機能を有している。その選択された行のメ
モリセルにライトデータバス対ＷＤＢ、バーＷＤＢ上の
データが入力される。 【００１８】転送回路１０９は、複数のトランジスタ対
１０９ｋ，バー１０９ｋ から構成される。これらのト
ランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭ
ＯＳ）である。このトランジスタ対１０９ｋ，バー１０
９ｋは、ライトデータバス対ＷＤＢ、バーＷＤＢとライ
ト用レジスタ１１１のフリップフロップＷＦｋとの間に
接続され、Ｙアドレスデコーダ１０７の出力ＹＷｋによ
って任意の一対が選択される。この転送回路１０９はラ
イトデータバス対ＷＤＢ、バーＷＤＢ上の書き込みデー
タをライト用レジスタ１１１に転送する機能を有してい
る。 【００１９】ライト用レジスタ１１１は、転送回路１０
９のトランジスタ対１０９ｋ，バー１０９ｋに接続され
るフリップフロップＷＦｋ（ｋ＝１〜ｍ）により構成さ
れる。このフリップフロップＷＦｋは逆並列に接続され
た２つのインバータＷＩｎｋ，バーＷＩｎｋにより構成
される。このライト用レジスタ１１１は書き込みデータ
（Ｗｒｉｔｅ Ｄａｔａ）を記憶する機能を有する。 【００２０】転送回路１１３ は、メモリセルアレイ１
０１とライト用レジスタ１１１との間に接続され、複数
のトランジスタ対１１３ｋ，バー１１３ｋ から構成さ
れる。これらのトランジスタはＮチャンネル型ＭＯＳト
ランジスタ（ＮＭＯＳ）である。このトランジスタ対１
１３ｋ，バー１１３ｋは、フリップフロップＷＦｋとビ
ットライン対ＢＬｋ，バーＢＬｋとの間に接続される。
この転送回路１１３はライト用レジスタ１１１の記憶す
る書き込みデータを書き込み制御信号ＰＷＴに応答して
メモリセルアレイ１０１に転送する機能を有する。 【００２１】メモリセルアレイ１０１には、さらに、読
み出されたデータ（Ｒｅａｄ Ｄａｔａ）をリード用レ
ジスタ１１７へ転送する転送回路１１５が接続される。
この転送回路１１５は複数のトランジスタ対１１５ｋ、
バー１１５ｋから構成される。これらのトランジスタは
Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）であ
る。このトランジスタ対１１５ｋ、バー１１５ｋは、ビ
ットライン対ＢＬ、バーＢＬと第１のリード用レジスタ
１１７フリップフロップＲＦｋとの間に接続され、メモ
リセルアレイ１０１から読み出されたデータを第１の読
み出し制御信号ＰＲＴ１に応答して転送する。 【００２２】第１のリード用レジスタ１１７は、転送回
路１１５のトランジスタ対１１５ｋ，バー１１５ｋに接
続されるフリップフロップＲＦｋ（ｋ＝１〜ｍ）により
構成される。このフリップフロップＲＦｋは逆並列に接
続された２つのインバータＲＩｎｋ，バーＲＩｎｋによ
り構成される。この第１のリード用レジスタ１１７は、
リード転送回路１１５により転送された１列分の読み出
しデータ（ＲｅａｄＤａｔａ）を格納する機能を有す
る。 【００２３】転送回路１１９ は、第１のリードデータ
バス対ＲＤ１、バーＲＤ１と第１のリード用レジスタ１
１７との間に接続され、複数のトランジスタ対１１９
ｋ，バー１１９ｋ から構成される。これらのトランジ
スタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）
である。このトランジスタ対１１９ｋ，バー１１９ｋ
は、フリップフロップＲＦｋと第１のリードデータバス
対ＲＤ１、バーＲＤ１との間に接続される。この転送回
路１１９は第１のリード用レジスタ１１７の記憶する読
み出しデータを第１のＹアドレスデコーダ（Ｒｅａｄ）
１２１からのアドレス信号ＹＲ１ｋに応答して第１のリ
ードデータバス対ＲＤ１、バーＲＤ１に転送する。 【００２４】第１のリードデータバス対ＲＤ１、バーＲ
Ｄ１には第１の出力回路１２３が接続される。この第１
の出力回路１２３は、第１のリード用レジスタ１１７か
ら転送された読み出しデータを第１の出力端子ＤＯＵＴ
１へ出力する。 【００２５】さらに、本発明のシリアルアクセスメモリ
では、第１のリード用レジスタ１１７に転送回路１２５
が接続されている。この転送回路１２５は、第２の読み
出し制御信号ＰＲＴ２に応答してメモリセルアレイ１０
１から読み出されたデータを第１のリード用レジスタ１
１７を介して、第２のリード用レジスタ１２７へ転送す
る機能を有する。この転送回路１２５は複数のトランジ
スタ対１２５ｋ、バー１２５ｋから構成される。これら
のトランジスタはＮチャンネル型ＭＯＳトランジスタ
（ＮＭＯＳ）である。このトランジスタ対１２５ｋ、バ
ー１２５ｋは、第１のリード用レジスタ１１７のフリッ
プフロップＲＦｋと第２のリード用レジスタ１２７のフ
リップフロップＲＦ’ｋとの間に接続され、メモリセル
アレイ１０１のメモリセルＱｋｉから読み出されたデー
タを第２の読み出し制御信号ＰＲＴ２に応答して転送す
る。 【００２６】第２のリード用レジスタ１２７は、転送回
路１２５のトランジスタ対１２５ｋ，バー１２５ｋに接
続されるフリップフロップＲＦ’ｋ（ｋ＝１〜ｍ）によ
り構成される。このフリップフロップＲＦ’ｋは逆並列
に接続された２つのインバータＲＩｎ’ｋ，バーＲＩ
ｎ’ｋにより構成される。この第２のリード用レジスタ
１２７ は、リード転送回路１２５により転送された１
列分の読み出しデータ（Ｒｅａｄ Ｄａｔａ）を格納す
る機能を有する。 【００２７】転送回路１２９ は、第２のリードデータ
バス対ＲＤ２、バーＲＤ２と第２のリード用レジスタ１
２７との間に接続され、複数のトランジスタ対１２９
ｋ，バー１２９ｋ から構成される。これらのトランジ
スタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）
である。このトランジスタ対１２９ｋ，バー１２９ｋ
は、フリップフロップＲＦ’ｋと第２のリードデータバ
ス対ＲＤ２、バーＲＤ２との間に接続される。この転送
回路１２９は第２のリード用レジスタ１２７の記憶する
読み出しデータを第２のＹアドレスデコーダ（Ｒｅａ
ｄ）１３１からのアドレス信号ＹＲ２ｋに応答して第２
のリードデータバス対ＲＤ２、バーＲＤ２に転送する。 【００２８】第２のリードデータバス対ＲＤ２、バーＲ
Ｄ２には第２の出力回路１３３が接続される。この第２
の出力回路１３３は、第２のリード用レジスタ１２７か
ら転送された読み出しデータを第２の出力端子ＤＯＵＴ
２へ出力する。 【００２９】次に、本発明の理解をさらに容易にするた
めに、本発明の特徴部分が模式的に示された図２を参照
しながら説明される。この場合、図１に示されるシリア
ルアクセスメモリの要素と同一部分には同一符号が付け
られている。 【００３０】図２に示されるように、本発明のシリアル
アクセスメモリでは、第１のリード用レジスタ１１７と
第２のリード用レジスタ１２７とが直列に接続されてい
る。このシリアルアクセスメモリでは、第２のリード用
レジスタ１２７にデータが入力される場合、図２（Ａ）
に示されるように、第１の読み出し制御信号ＰＲＴ１に
応答して転送回路１１５がＯＮし、第２の読み出し制御
信号ＰＲＴ２に応答して転送回路１２７がＯＮして、メ
モリセルアレイ１０１から読み出されたデータが第１の
リード用レジスタ１１７を経由し第２のリード用レジス
タ１２７へ転送される。一方、第１のリード用レジスタ
１１５にデータが入力される場合、図２（Ｂ）に示され
るように、第１の読み出し制御信号ＰＲＴ１に応答して
転送回路１１５がＯＮし、第２の読み出し制御信号ＰＲ
Ｔ２に応答して転送回路１２７がＯＦＦして、メモリセ
ルアレイ１０１から読み出されたデータが第１のリード
用レジスタ１１７へ転送される。 【００３１】次に、本実施例のシリアルアクセスメモリ
の詳細な動作が、図３及び図４のタイミングチャートを
参照して説明される。この場合、説明を理解し易くする
ために、書き込み動作と読み出し動作が別々に説明され
る。書き込み動作は図３のタイミングチャートを参照し
て説明され、読み出し動作は図４のタイミングチャート
を参照して説明される。書き込み動作と読み出し動作と
を互いに独立して動作させることにより、シリアルアク
セスメモリを同時に動作させることも可能である。その
ような動作は、以下の説明を参酌することにより容易に
理解することができる。説明は、理解を容易にするため
期間毎に区切って行われる。 【００３２】このシリアルアクセスメモリは、クロック
信号ＣＬＫに応答して動作する。このクロック信号ＣＬ
Ｋは、図５（ａ）に示されるようなクロック信号発生回
路５００により出力される。このクロック信号発生回路
５００は、奇数段の複数のインバータ５０１1〜５０１
ｊ（ｊ：ｊ≧３の奇数）が直列に接続されるインバータ
部５０１と、インバータ５０３と、ゲート回路５０５と
より構成される。インバータ５０１ｊの出力は、インバ
ータ５０１1の入力及びインバータ５０３の入力に接続
される。インバータ５０３の出力Ｐｏはゲート回路５０
５の一方の入力に接続される。ゲート回路５０５の他方
の入力には、クロック制御信号ＣＬＥが与えられる。 【００３３】このクロック信号発生回路５００の簡単な
動作が、図５（ｂ）のタイミングチャートに示される。
このタイミングチャートに示されるように、クロック制
御信号ＣＬＥの論理レベルがＨＩＧＨ ＬＥＶＥＬ（以
下、”Ｈ”とする）になる間（期間ｔａ〜ｔｂの間）、
クロック信号発生回路５００からクロック信号ＣＬＫが
出力される。 【００３４】まず、図３を用いて外部からデータが入力
される場合の動作が説明される。 【００３５】＜期間ｔ１＞書き込みデータ（Ｗｒｉｔｅ
Ｄａｔａ）ｄ１が入力端子ＤＩＮより入力回路１０５
に入力される。この書き込みデータｄ１は、入力回路１
０５からライト用データバス対ＷＤ、バーＷＤに与えら
れる。この時、Ｙアドレスデコーダ（Ｗｒｉｔｅ）１０
７からのアドレス信号ＹＷ１が”Ｈ”になっているの
で、転送回路１０９のトランジスタ対１０９1、バー１
０９1がＯＮし、書き込みデータｄ１はライト用レジス
タ１１１のフリップフロップＷＦ１に入力される。 【００３６】＜期間ｔ２＞同様にして、書き込みデータ
ｄ２が入力回路１０５からライト用データバスＷＤＢ、
バーＷＤＢに与えられる。この時、アドレス信号ＹＷ２
が”Ｈ”なので、転送回路１０９のトランジスタ対１０
９2、バー１０９2がＯＮし、書き込みデータｄ２はライ
ト用レジスタ１１１のフリップフロップＷＦ２に入力さ
れる。 【００３７】＜期間ｔ３＞同様にして、書き込みデータ
ｄ３が入力回路１０５からライト用データバスＷＤＢ、
バーＷＤＢに与えられる。この時、アドレス信号ＹＷ３
が”Ｈ”なので、転送回路１０９のトランジスタ対１０
９3、バー１０９3がＯＮし、書き込みデータｄ３はライ
ト用レジスタ１１１のフリップフロップＷＦ３に入力さ
れる。 【００３８】＜期間ｔ４＞以下、順次同様にして、書き
込みデータｄｍが入力回路１０５からライト用データバ
スＷＤ、バーＷＤに与えられる。この時、アドレス信号
ＹＷｍが”Ｈ”なので、転送回路１０９のトランジスタ
対１０９ｍ、バー１０９ｍがＯＮし、書き込みデータｄ
ｍはライト用レジスタ１１１のフリップフロップＷＦｍ
に入力される。 【００３９】＜期間ｔ５＞Ｘアドレスデコーダ１０３に
より所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択さ
れる。この場合、そのワードラインＷＬａの電位レベル
が”Ｈ”となる。同時に、書き込み制御信号ＰＷＴの論
理レベルが”Ｈ”レベルになり、転送回路１１３のトラ
ンジスタ対１１３1、バー１１３1〜１１３ｍ、バー１１
３ｍがＯＮする。これにより、ライト用レジスタ１１１
に記憶されている書き込みデータｄ１〜ｄｍが、ワード
ラインＷＬａに接続されるメモリセルＱ１，ａ〜Ｑｍ，
ａに書き込まれる。 【００４０】以上のようにしてメモリセルアレイ１０１
内のメモリセルに書き込みデータが書き込まれる。 【００４１】次に、図４を用いて本実施例のシリアルア
クセスメモリの読み出し動作が説明される。この場合、
第１及び第２の出力端子ＤＯＵＴ１，ＤＯＵＴ２からそ
れぞれ読み出しデータが出力される動作が示される。 【００４２】＜期間ｔ１＞Ｘアドレスデコーダ１０３に
より所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択さ
れる。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第２
の出力端子ＤＯＵＴ２より読み出そうとする読み出しデ
ータが格納されているメモリセル群に接続されている。 【００４３】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【００４４】＜期間ｔ２＞次に、第１及び第２の読み出
し制御信号ＰＲＴ１、ＰＲＴ２の論理レベルが”Ｈ”に
なる。従って、転送回路１１５のトランジスタ対１１５
1、バー１１５1〜１１５ｍ、バー１１５ｍがＯＮし、転
送回路１２５のトランジスタ対１２５1、バー１２５1〜
１２５ｍ、１２５ｍがＯＮする。 【００４５】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７に一気に転送される。さら
に、そのデータは、第１のリード用レジスタ１１７を経
由して、第２のリード用レジスタ１２７へ入力される。 【００４６】＜期間ｔ３＞次に、Ｘアドレスデコーダ１
０３により所望のワードラインＷＬｂ（１≦ｂ≦ｎ）が
選択される。この場合、このワードラインＷＬｂの電位
が”Ｈ”になる。このワードラインＷＬｂは、これから
第１の出力端子ＤＯＵＴ１より読み出そうとする読み出
しデータが格納されているメモリセル群に接続されてい
る。 【００４７】この時、ワードラインＷＬｂに接続するメ
モリセルＣ１，ｂ〜Ｃｍ，ｂに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【００４８】＜期間ｔ４＞次に、第１の読み出し制御信
号ＰＲＴ１の論理レベルが”Ｈ”に、第２の読み出し制
御信号ＰＲＴ２の論理レベルが”Ｌ”になる。従って、
転送回路１１５のトランジスタ対１１５1、バー１１５1
〜１１５ｍ、バー１１５ｍがＯＮし、転送回路１２５の
トランジスタ対１２５1、バー１２５1〜１２５ｍ、１２
５ｍがＯＦＦする。 【００４９】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７に一度に入力される。 【００５０】＜期間ｔ５＞次に、第１のＹアドレスデコ
ーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１１
が”Ｈ”になり、転送回路１１９のトランジスタ対１１
９1、バー１１９1がＯＮする。従って、第１のリード用
レジスタ１１７のフリップフロップＲＦ１に記憶されて
いる読み出しデータが、第１のリード用データバス対Ｒ
Ｄ１、バーＲＤ１を介して出力回路１２３へ転送され
る。そして、その出力回路１２３から出力端子ＤＯＵＴ
１へデータＤ１が出力される。 【００５１】同様に、第２のＹアドレスデコーダ（Ｒｅ
ａｄ）１３１からのアドレス信号ＹＲ２１が”Ｈ”にな
り、転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第２のリード用レジスタ１
２７のフリップフロップＲＦ’１に記憶されている読み
出しデータが、第２のリード用データバス対ＲＤ２、バ
ーＲＤ２を介して出力回路１３３へ転送される。そし
て、その出力回路１３３から出力端子ＤＯＵＴ２へデー
タＤ１’が出力される。 【００５２】＜期間ｔ６＞次に、第１のＹアドレスデコ
ーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１２
が”Ｈ”になり、転送回路１１９のトランジスタ対１１
９2、バー１１９2がＯＮする。従って、第１のリード用
レジスタ１１７のフリップフロップＲＦ２に記憶されて
いる読み出しデータが、第１のリード用データバス対Ｒ
Ｄ１、バーＲＤ１を介して出力回路１２３へ転送され
る。そして、その出力回路１２３から第１の出力端子Ｄ
ＯＵＴ１へデータＤ２が出力される。 【００５３】同様に、第２のＹアドレスデコーダ（Ｒｅ
ａｄ）１３１からのアドレス信号ＹＲ２２が”Ｈ”にな
り、転送回路１２９のトランジスタ対１２９2、バー１
２９2がＯＮする。従って、第２のリード用レジスタ１
２７のフリップフロップＲＦ’２に記憶されている読み
出しデータが、第２のリード用データバス対ＲＤ２、バ
ーＲＤ２を介して出力回路１３３へ転送される。そし
て、その出力回路１３３から第２の出力端子ＤＯＵＴ２
へデータＤ２’が出力される。 【００５４】以後、期間ｔ７、ｔ８に示されるように上
述した動作と同様にして、第１の出力端子ＤＯＵＴ１か
らデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力
端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’
がそれぞれ順次出力される。 【００５５】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００５６】ここで、一般に、メモリセルアレイから読
み出されたデータが２つの出力端子から読み出されるシ
リアルアクセスメモリ（２ポートのメモリと言う）とし
て、次のようなものが考えられる。 【００５７】第１に、近接して配置され、それぞれの書
き込みデータバスが共通の入力回路に接続される同一の
２つのシリアルアクセスメモリに、同一のアドレスのメ
モリセルを選択して同一の書き込みデータをメモリセル
に書き込んだ後、それぞれ独立した読み出し動作によ
り、異なるアドレスのメモリセルに格納されているデー
タをそれぞれ独立した出力回路から読み出すシリアルア
クセスメモリである。 【００５８】第２に、２つのリード用レジスタがメモリ
セルアレイのビットライン対に転送回路を介して並列に
接続され、交互に読み出しデータを出力するシリアルア
クセスメモリである。 【００５９】本発明の第１の実施例のシリアルアクセス
メモリと上述の第１のシリアルアクセスメモリとを比較
すると、第１のシリアルアクセスメモリでは２つのシリ
アルアクセスメモリにより２ポートメモリを実現してい
るのに対し、本発明の第１の実施例のシリアルアクセス
メモリは単一のシリアルアクセスメモリにより２ポート
メモリを実現することができるので、本発明の第１の実
施例のシリアルアクセスメモリは第１のシリアルアクセ
スメモリに比べて格段に占有面積が小さくなる。また、
占有面積が小さくなるので各信号線の配線長も短くな
り、動作速度の高速化も期待できる。さらに、本発明の
第１の実施例のシリアルアクセスメモリによると２ポー
トメモリを単一のシリアルアクセスメモリにより実現し
ているので、消費電力も大幅に低減できる。 【００６０】また、リード用レジスタの周辺部では配線
や転送回路が密集しているので、メモリセルの集積化が
進めば進む程、それに応じてその周辺部での設計の自由
度が小さくなる。しかし、第２のシリアルアクセスメモ
リではリード用レジスタを並列に配置しているためそれ
ぞれを接続する配線長が長くなるので、集積化が進むと
周辺部での配線の設計が困難になる。あるいは、周辺部
での設計の自由度を確保するためにメモリセル間のピッ
チをカラム方向（Ｙアドレスデコーダと平行な方向）に
広げざるを得ない。このことは半導体記憶装置の集積化
を妨げることになる。一方、本発明の第１の実施例のシ
リアルアクセスメモリは、２つのリード用レジスタが直
列に接続される構成なので、それぞれに接続される配線
は第２のシリアルアクセスメモリに比べて大幅に短くな
る。それ故、リード用レジスタの周辺部での設計の自由
度が確保されると共に、メモリセルの集積化に応じて周
辺部の集積化も達成できる。 【００６１】このように本発明の第１の実施例のシリア
ルアクセスメモリによれば、複数個のシリアルアクセス
メモリで実現していた機能と同一の機能が、単一のシリ
アルアクセスメモリで実現できると共に、集積度が大き
く、低コストのシリアルアクセスメモリを提供すること
ができる。 【００６２】次に、本発明の第２の実施例が図６を参照
しながら説明される。図６は本発明の第２の実施例のシ
リアルアクセスメモリの構成を示す構成ブロック図であ
る。この場合、第１の実施例のシリアルアクセスメモリ
と同一の要素には同一の符号が付けられ、その説明が省
略されている。 【００６３】この第２の実施例のシリアルアクセスメモ
リの構成は、基本的に第１の実施例のシリアルアクセス
メモリとほぼ同様である。第１の実施例のシリアルアク
セスメモリと異なる点は、第１の実施例の第１及び第２
のリード用Ｙアドレスデコーダ１２１、１３１が共通の
Ｙアドレスデコーダ（Ｒｅａｄ）６０１に置換されてい
る点である。このＹアドレスデコーダ（Ｒｅａｄ）６０
１の構成及びその機能は、第１及び第２のＹアドレスデ
コーダ１２１、１３１の構成と同じである。 【００６４】すなわち、本実施例のシリアルアクセスメ
モリでは、Ｙアドレスデコーダ（Ｒｅａｄ）６０１から
出力されるアドレス信号ＹＲｋ（１≦ｋ≦ｍ）が、転送
回路１１９のトランジスタ対１１９ｋ、バー１１９ｋの
ゲート電極及び転送回路１２９のトランジスタ対１２９
ｋ、バー１２９ｋのゲート電極に与えられる。 【００６５】次に、図７のタイミングチャートに本実施
例のシリアルアクセスメモリの読み出し動作が説明され
る。この場合、第１及び第２の出力端子ＤＯＵＴ１，Ｄ
ＯＵＴ２からそれぞれ読み出しデータが出力される動作
が示される。この場合、図４のタイムチャートに示され
る第１の実施例のシリアルアクセスメモリの動作につい
ての説明を参考にすれば、本実施例のシリアルアクセス
メモリの動作が容易に理解できる。従って、期間ｔ１〜
ｔ４の説明は図４の説明を参考にすることにより省略さ
れ、ここでは期間ｔ５以降の動作が説明される。 【００６６】＜期間ｔ５＞Ｙアドレスデコーダ（Ｒｅａ
ｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、
転送回路１１９のトランジスタ対１１９1、バー１１９1
及び転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第１のリード用レジスタ１
１７のフリップフロップＲＦ１に記憶されている読み出
しデータが、第１のリード用データバス対ＲＤ１、バー
ＲＤ１を介して出力回路１２３へ転送されると共に、第
２のリード用レジスタ１２７のフリップフロップＲＦ’
１に記憶されている読み出しデータが、第２のリード用
データバス対ＲＤ２、バーＲＤ２を介して出力回路１３
３へ転送される。そして、その出力回路１２３から出力
端子ＤＯＵＴ１へデータＤ１が出力され、その出力回路
１３３から出力端子ＤＯＵＴ２へデータＤ１’が出力さ
れる。 【００６７】＜期間ｔ６＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９2、バ
ー１１９2がＯＮし、転送回路１２９のトランジスタ対
１２９2、バー１２９2がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ２に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送さ
れると共に、第２のリード用レジスタ１２７のフリップ
フロップＲＦ’２に記憶されている読み出しデータが、
第２のリード用データバス対ＲＤ２、バーＲＤ２を介し
て出力回路１３３へ転送される。そして、その出力回路
１２３から第１の出力端子ＤＯＵＴ１へデータＤ２が出
力され、その出力回路１３３から第２の出力端子ＤＯＵ
Ｔ２へデータＤ２’が出力される。 【００６８】以後、期間ｔ７、ｔ８に示されるように上
述した動作と同様にして、第１の出力端子ＤＯＵＴ１か
らデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力
端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’
がそれぞれ順次出力される。 【００６９】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００７０】第２の実施例のシリアルアクセスメモリに
によれば、上述した第１の実施例のシリアルアクセスメ
モリの効果に加え、さらに、リード用Ｙアドレスデコー
ダを共有したため、占有面積の小さなシリアルアクセス
メモリが実現できる。この第２の実施例のシリアルアク
セスメモリが適用される分野としては、必ずしも時間軸
の補正をする必要がなく、同一のＹアドレスによりアク
セス可能な低品位のＴＶ，ＶＴＲ等が考えられる。 【００７１】次に、本発明の第３の実施例が図８を参照
しながら説明される。図８は本発明の第３の実施例のシ
リアルアクセスメモリの構成を示す構成ブロック図であ
る。この場合、本実施例の説明の理解を容易にするため
に、前出した要素は適宜ブロック化され、模式的に示さ
れている。そして、前出した要素と同一の要素には同一
の符号が付けられ、その説明が省略されている。 【００７２】この第３の実施例のシリアルアクセスメモ
リの構成は、基本的に第２の実施例のシリアルアクセス
メモリとほぼ同様である。第２の実施例のシリアルアク
セスメモリと異なる点は、第１のリードデータバス対Ｒ
Ｄ１、バーＲＤ１と第１の出力回路１２３との間に第１
の遅延回路８００が接続されている点である。この遅延
回路８００は、リードデータバス上に読み出されたデー
タを転送する際、その転送を所定期間だけ遅延させる機
能を有している。この遅延回路８００は、前述のような
配置にする代わりに第２のリードデータバス対ＲＤ２、
バーＲＤ２と第２の出力回路１３３との間に配置しても
よい。すなわち、この遅延回路は、どちらか一方のリー
ドデータバス対と出力回路との間に接続されていればよ
い。 【００７３】この遅延回路８００は、図９に示されるよ
うに、読み出しデータを所定ビットだけ遅延できるよう
にフリップフロップＦＦ１〜フリップフロップＦＦxが
直列に接続されている。X＝２の場合、２ビットの遅延
が生じ、X＝３の場合、３ビットの遅延が生じることに
なる。この遅延回路８００は、クロック信号ＣＬＫに同
期して動作する。 【００７４】次に、図１０のタイミングチャートを参照
して、本実施例のシリアルアクセスメモリの読み出し動
作が説明される。この場合、３ビットの遅延が生じる場
合（X=３）で、第１及び第２の出力端子ＤＯＵＴ１，Ｄ
ＯＵＴ２からそれぞれ読み出しデータが出力される動作
が示される。この場合、図４及び図７のタイムチャート
に示される第１及び第２の実施例のシリアルアクセスメ
モリの動作についての説明を参考にすれば、本実施例の
シリアルアクセスメモリの動作が容易に理解できる。従
って、期間ｔ１〜ｔ４の説明は図４及び図７の説明を参
考にすることにより省略され、ここでは期間ｔ５以降の
動作が説明される。 【００７５】＜期間ｔ５＞Ｙアドレスデコーダ（Ｒｅａ
ｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、
転送回路１１９のトランジスタ対１１９1、バー１１９1
及び転送回路１２９のトランジスタ対１２９1、バー１
２９1がＯＮする。従って、第１のリード用レジスタ１
１７のフリップフロップＲＦ１に記憶されている読み出
しデータが、第１のリード用データバス対ＲＤ１、バー
ＲＤ１を介して遅延回路８００へ転送される。そして、
そのデータがフリップフロップＦＦ１に格納される。同
時に、第２のリード用レジスタ１２７のフリップフロッ
プＲＦ’１に記憶されている読み出しデータが、第２の
リード用データバス対ＲＤ２、バーＲＤ２を介して出力
回路１３３へ転送される。そして、その出力回路１３３
から出力端子ＤＯＵＴ２へデータＤ１’が出力される。 【００７６】＜期間ｔ６＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９2、バ
ー１１９2がＯＮし、転送回路１２９のトランジスタ対
１２９2、バー１２９2がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ２に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ１にフ
リップフロップＲＦ２から読み出されたデータが入力さ
れる。それと共に、第２のリード用レジスタ１２７のフ
リップフロップＲＦ’２に記憶されている読み出しデー
タが、第２のリード用データバス対ＲＤ２、バーＲＤ２
を介して出力回路１３３へ転送される。そして、その出
力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ
２’が出力される。 【００７７】＜期間ｔ７＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ３が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９3、バ
ー１１９3がＯＮし、転送回路１２９のトランジスタ対
１２９3、バー１２９3がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ３に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ２に格
納されていたデータはクロック信号に同期してフリップ
フロップＦＦ３に入力される。同時に、フリップフロッ
プＦＦ１にフリップフロップＲＦ３から読み出されたデ
ータが入力される。それと共に、第２のリード用レジス
タ１２７のフリップフロップＲＦ’３に記憶されている
読み出しデータが、第２のリード用データバス対ＲＤ
２、バーＲＤ２を介して出力回路１３３へ転送される。
そして、その出力回路１３３から第２の出力端子ＤＯＵ
Ｔ２へデータＤ３’が出力される。 【００７８】＜期間ｔ８＞次に、Ｙアドレスデコーダ
（Ｒｅａｄ）６０１からのアドレス信号ＹＲ４が”Ｈ”
になり、転送回路１１９のトランジスタ対１１９4、バ
ー１１９4がＯＮし、転送回路１２９のトランジスタ対
１２９4、バー１２９4がＯＮする。従って、第１のリー
ド用レジスタ１１７のフリップフロップＲＦ４に記憶さ
れている読み出しデータが、第１のリード用データバス
対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送さ
れる。この時、フリップフロップＦＦ１に格納されてい
たデータはクロック信号に同期してフリップフロップＦ
Ｆ２に入力されると共に、フリップフロップＦＦ２に格
納されていたデータはクロック信号に同期してフリップ
フロップＦＦ３に入力され、フリップフロップＦＦ３に
格納されていたデータは、出力回路１２３へ転送され
る。同時に、フリップフロップＦＦ１にフリップフロッ
プＲＦ４から読み出されたデータが入力される。それと
共に、第２のリード用レジスタ１２７のフリップフロッ
プＲＦ’４に記憶されている読み出しデータが、第２の
リード用データバス対ＲＤ２、バーＲＤ２を介して出力
回路１３３へ転送される。そして、その出力回路１２３
から第１の出力端子ＤＯＵＴ１へデータＤ１が出力さ
れ、その出力回路１３３から第２の出力端子ＤＯＵＴ２
へデータＤ４’が出力される。 【００７９】以後、期間ｔ９、ｔ１０・・・に示される
ように上述した動作と同様にして、第１の出力端子ＤＯ
ＵＴ１からデータＤ２、Ｄ３・・・Ｄｍー３が出力さ
れ、第２の出力端子ＤＯＵＴ２からデータＤ５’、Ｄ
６’・・・Ｄｍ’がそれぞれ順次出力される。このよう
にして、第２の出力端子ＤＯＵＴ２から出力されるデー
タより、３ビット遅延したデータが第１の出力端子ＤＯ
ＵＴ１から出力される。 【００８０】以上のようにして、メモリセルアレイから
読み出されたデータが２つの出力端子から順次出力され
る。 【００８１】本実施例によれば前述した第１及び第２の
実施例の効果に加え、一方の出力端子からのデータを遅
延させることができるので、データ出力のバリエーショ
ンが増え、ユーザーの選択肢が広がる。 【００８２】次に、本発明の第４の実施例が図１１を参
照しながら説明される。図１１は本発明の第４の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００８３】この４の実施例のシリアルアクセスメモリ
では、第３の実施例のシリアルアクセスメモリの遅延回
路８００に遅延バイパス回路１１００が接続されてい
る。 【００８４】この遅延バイパス回路１１００は、図１２
に示されるようにトランジスタ１１０１、１１０２、１
１０３及びインバータ１１０４より構成されている。こ
れらのトランジスタはＮ型ＭＯＳトランジスタである。
このトランジスタ１１０１は、遅延回路８００と並列に
第１のリードバス対ＲＤ、バーＲＤと第１の出力回路１
２３との間に接続される。また、トランジスタ１１０２
はフリップフロップＦＦ１と第１のリードバス対ＲＤ
１、バーＲＤ１との間に接続される。また、トランジス
タ１１０３はフリップフロップＦＦxと第１の出力回路
１２３との間に接続される。このトランジスタ１１０１
の制御電極には遅延バイパス信号ＰＢＰが与えられる。
また、トランジスタ１１０２、１１０３の両制御電極に
はインバータ１１０４を介して遅延バイパス信号ＰＢＰ
が与えられる。この遅延バイパス回路１１００は、遅延
バイパス信号ＰＢＰに応答してデータ転送の遅延を制御
する機能を有している。 【００８５】この第４の実施例のシリアルアクセスメモ
リでは、遅延バイパス信号ＰＢＰが”Ｈ”となるとトラ
ンジスタ１１０１がＯＮし、トランジスタＴ１１０２、
１１０３がＯＦＦとなる。この場合、リードバス上のデ
ータは遅延回路８００をバイパスされ、第１の出力回路
１２３へ転送される。すなわち、遅延効果がなくなる。 【００８６】一方、遅延バイパス信号ＰＢＰがＬＯＷ
ＬＥＶＥＬ（以下、”Ｌ”とする）の時、トランジスタ
１１０１はＯＦＦし、トランジスタ１１０２、１１０３
はＯＮする。従って、読み出しデータは遅延回路８００
を介して転送されるので、上述の第３の実施例の説明の
ように第１の出力端子ＤＯＵＴ１の出力は、第２の出力
端子ＤＯＵＴ２の出力に対しｎビット遅延される。 【００８７】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、上述した第２または
第３の実施例のシリアルアクセスメモリの機能を外部か
ら与えられる遅延バイパス信号ＰＢＰにより選択するこ
とが可能になる。 【００８８】次に、本発明の第５の実施例が図１３を参
照しながら説明される。図１３は本発明の第５の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００８９】この第５の実施例のシリアルアクセスメモ
リは、第４の実施例のシリアルアクセスメモリの第２の
リードデータバス対ＲＤ２、バーＲＤ２に、第３及び第
４の実施例中で説明した遅延回路８００’及び遅延バイ
パス回路１１００’を付加したものである。この遅延回
路８００’及び遅延バイパス回路１１００’の構成は、
遅延回路８００及び遅延バイパス回路１１００と同様な
構成である。これらの回路は遅延バイパス信号ＰＢＰ’
により制御される。 【００９０】本実施例のシリアルアクセスメモリの動作
は、上述した第３及び第４の実施例を参考にすれば容易
に理解できる。 【００９１】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、第１及び第２の出力
端子からの読み出しデータを外部から与えられる信号に
より任意に遅延させることが可能となる。 【００９２】次に、本発明の第６の実施例が図１４を参
照しながら説明される。図１４は本発明の第６の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９３】本実施例では、遅延選択回路１４００が第
１のリードデータバス対ＲＤ１、バーＲＤ２と第１の出
力回路１２３との間に接続されている。この遅延選択回
路１４００は、図１５に示されるように複数のトランジ
スタにより構成されている。これらのトランジスタは第
１のリードデータバスＲＤ１、バーＲＤ１と第１の出力
回路１２３との間、及び各フリップフロップＦＦ１〜Ｆ
Ｆxと第１の出力回路１２３との間にそれぞれ配置さ
れ、それぞれ遅延選択信号ＰＢＰ１〜ＰＢＰxが与えら
れる。各遅延選択信号の論理レベルに応じて、各トラン
ジスタのＯＮまたはＯＦＦが制御される。これらのトラ
ンジスタは、Ｎチャンネル型ＭＯＳトランジスタであ
る。 【００９４】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ
１〜ＰＢＰxにより任意の遅延ビットの選択が可能とな
るので。第１の出力端子から出力されるデータの遅延を
適宜、設定することが可能となる。 【００９５】次に、本発明の第７の実施例が図１６を参
照しながら説明される。図１６は本発明の第７の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９６】本実施例では、前述した第６の実施例の構
成にさらに、前述した第６の実施例の遅延選択回路１４
００と同様の構成の遅延選択回路１４００’が、第２の
リードデータバス対ＲＤ２、バーＲＤ２と第２の出力回
路１３３との間に接続されている。この遅延選択回路１
４００’の詳細な構成は、図１５を参照すれば容易に理
解できる。これらのトランジスタは第２のリードデータ
バスＲＤ２、バーＲＤ２と第２の出力回路１３３との
間、及び各フリップフロップＦＦ１’〜ＦＦx’と第２
の出力回路１３３との間にそれぞれ配置され、それぞれ
遅延選択信号ＰＢＰ１’〜ＰＢＰx’が与えられる。各
遅延選択信号の論理レベルに応じて、各トランジスタの
ＯＮまたはＯＦＦが制御される。これらのトランジスタ
は、Ｎチャンネル型ＭＯＳトランジスタである。 【００９７】本実施例のシリアルアクセスメモリによれ
ば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ
１〜ＰＢＰx及びＰＢＰ１’〜ＰＢＰx’により任意の遅
延ビットの選択が可能となるので。第１及び第２の出力
端子から出力されるデータの遅延を適宜、設定すること
が可能となる。 【００９８】次に、本発明の第８の実施例が図１７を参
照しながら説明される。図１７は本発明の第８の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【００９９】本実施例では、前述した第６の実施例のシ
リアルアクセスメモリの遅延選択回路１４００に遅延選
択信号ＰＢＰ１〜ＰＢＰxを出力する遅延制御用アドレ
スデコーダ１７００が設けられている。この遅延制御用
アドレスデコーダ１７００は、遅延ビットを制御するた
めに外部から与えられるアドレスＡＡ１〜ＡＡxを解読
して、遅延選択信号ＰＢＰ１〜ＰＢＰxを出力する機能
を有する。 【０１００】本実施例によれば、上述した実施例の効果
に加え、遅延選択信号を外部アドレスにより作りだして
いるので、少ない外部信号で遅延ビット数を適宜、設定
することができる。 【０１０１】次に、本発明の第９の実施例が図１８を参
照しながら説明される。図１８は本発明の第９の実施例
のシリアルアクセスメモリの構成を示す構成ブロック図
である。この場合、本実施例の説明の理解を容易にする
ために、前出した要素は適宜ブロック化され、模式的に
示されている。そして、前出した要素と同一の要素には
同一の符号が付けられ、その説明が省略されている。 【０１０２】本実施例では、前述した第７の実施例のシ
リアルアクセスメモリの遅延選択回路１４００、１４０
０’に、上述の第８の実施例で説明した遅延選択信号Ｐ
ＢＰ１〜ＰＢＰxを出力する遅延制御用アドレスデコー
ダ１７００及びそれと等価な機能を有する遅延制御用ア
ドレスデコーダ１７００’が設けられている。この遅延
制御用アドレスデコーダ１７００’は、遅延ビットを制
御するために外部から与えられるアドレスＡＡ１’〜Ａ
Ａx’を解読して、遅延選択信号ＰＢＰ１’〜ＰＢＰx’
を出力する機能を有する。 【０１０３】本実施例によれば、上述した実施例の効果
に加え、遅延選択信号を外部アドレスにより作りだして
いるので、少ない外部信号で遅延ビット数を適宜、設定
することができる。 【０１０４】次に、本発明の第１０の実施例が図１９を
参照しながら説明される。図１９は本発明の第１０の実
施例のシリアルアクセスメモリの動作を示す部分タイミ
ングチャートである。この場合、本実施例の説明の理解
を容易にするために、前出した要素と同一の要素には同
一の符号が付けられ、その説明が省略されている。本実
施例の基本的な動作は、図４に示される第１の実施例の
シリアルアクセスメモリの動作及びその説明を参照すれ
ば容易に理解できるので、ここではその説明は省略され
る。 【０１０５】本実施例では、第１の読み出し制御信号Ｐ
ＲＴ１と第２の読み出し制御信号ＰＲＴ２とが与えられ
るタイミングが、第１の実施例のそれとは異なってい
る。 【０１０６】すなわち、期間ｔ２では、第１の読み出し
制御信号ＰＲＴ１のみが”Ｈ”になり、読み出しデータ
がメモリセルアレイ１０１から第１のリード用レジスタ
１１７へ転送され、格納される。そして、その後、期間
ｔ３では、第２の読み出し制御信号ＰＲＴ２のみが”
Ｈ”になり、第１のリード用レジスタ１１７に格納され
ている読み出しデータが第２のリード用レジスタ１２７
へ転送される。 【０１０７】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１０８】次に、本発明の第１１の実施例が説明され
る。本実施例のシリアルアクセスメモリの構成は基本的
に第１の実施例のシリアルアクセスメモリの構成と同じ
である。 【０１０９】本実施例では、第１の実施例のシリアルア
クセスメモリの第１のリード用レジスタ１１７のフリッ
プフロップＲＦｋ、バーＲＦｋを構成するインバータＲ
Ｉｎｋ，バーＲＩｎｋのディメンジョンと第２のリード
用レジスタ１２７のフリップフロップＲＦｋ、バーＲＦ
ｋを構成するインバータＲＩｎ’ｋ，バーＲＩｎ’ｋの
とディメンジョンが異なる。 【０１１０】すなわち、インバータＲＩｎｋ，バーＲＩ
ｎｋ を構成するＰチャンネル型ＭＯＳトランジスタ
（ＰＭＯＳとする）及びＮチャンネル型ＭＯＳトランジ
スタ（ＮＭＯＳとする）のディメンジョンがインバータ
ＲＩｎ’ｋ、バーＲＩｎ’ｋを構成するＰＭＯＳ及びＮ
ＭＯＳのディメンジョンより小さい。 【０１１１】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１２】次に、本発明の第１２の実施例が図２０、
図２１、図２２を参照しながら説明される。図２０、図
２１、図２２は本発明の第１２の実施例のシリアルアク
セスメモリの要部の構成を示す構成ブロック図である。
この場合、本実施例の説明の理解を容易にするために、
前出した要素は適宜ブロック化され、模式的に示されて
いる。そして、前出した要素と同一の要素には同一の符
号が付けられ、その説明が省略されている。 【０１１３】本実施例では、図２０に示されるように第
２のリード用レジスタ１２７とそれに電位を供給する電
源ラインＶDDと間に抵抗Ｒ１、Ｒ２が配置されている。
また、図２１に示されるように第１のリード用レジスタ
１１７と電源ラインＶDDとの間に抵抗Ｒ３、Ｒ４が設け
られている。また、図２２に示されるように第１及び第
２のリード用レジスタ１１７、１２７と電源ラインＶDD
との間にそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が設けら
れている。 【０１１４】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１５】次に、本発明の第１３の実施例が図２３を
参照しながら説明される。図２３は本発明の第１３の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１１６】本実施例では、第１又は第２のリード用レ
ジスタ１１７、１２７のを構成するフリップフロップＲ
Ｆｋ，バーＲＦｋ、ＲＦ’ｋ、バーＲＦ’ｋが、図２３
に示されるようなクロックドインバータＣＲＩｎｋ，バ
ーＣＲＩｎｋ、ＣＲＩｎ’ｋバーＣＲＩｎ’ｋで構成さ
れている。これらのクロックドインバータは、制御信号
φ１、φ２により制御される。 【０１１７】本実施例によれば、データの転送効率を上
げることができ動作マージンのよいシリアルアクセスメ
モリを実現することができる。 【０１１８】以上、リードレジスタを直列に接続するこ
とにより２ポートのメモリを実現した様々な実施例が説
明された。さらに、以下に第１のシリアルアクセスメモ
リと第２のシリアルアクセスメモリとを遅延回路を介し
て接続することにより２ポートのメモリを実現した様々
な実施例が説明される。 【０１１９】まず、本発明の第１４の実施例が図２４を
参照しながら説明される。図２４は本発明の第１４の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。この実施例のシリアルアク
セスメモリは、第１のシリアルアクセスメモリ部２４０
０Ａ及び第２のシリアルアクセスメモリ部２４００Ｂと
から構成されている。 【０１２０】そして、第１のシリアルアクセスメモリ部
２４００Ａの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ａ”が付けられ、その詳細な
説明が省略されている。この第１のシリアルアクセスメ
モリ部２４００Ａの詳細な構成は図２５を参照すること
により容易に理解できる。 【０１２１】また、第２のシリアルアクセスメモリ部２
４００Ｂの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｂ”が付けられ、その詳細な
説明が省略されている。この第２のシリアルアクセスメ
モリ部２４００Ｂの詳細な構成は図２６を参照すること
により容易に理解できる。 【０１２２】本実施例のシリアルアクセスメモリでは、
第１のシリアルアクセスメモリ部２４００Ａのリードデ
ータバス対ＲＤＡ、バーＲＤＡと第２のシリアルアクセ
スメモリ部２４００Ｂのライトデータバス対ＷＤＢ、バ
ーＷＤＢとの間に遅延回路２４０３が接続される。 【０１２３】この遅延回路２４０３は、第１のシリアル
アクセスメモリ部２４００Ａから読み出されたデータを
所定期間遅延させて第２のシリアルアクセスメモリ２４
００Ｂのライトデータバス対ＷＤＢ’、バーＷＤＢ’へ
転送する機能を有する。この遅延回路による遅延の必要
性は後述される。 【０１２４】この遅延回路２４０３の具体的な回路構成
は図２７に示される。この遅延回路２４０３は、リード
データバス対ＲＤＡ、バーＲＤＡに接続されるトランジ
スタ対２７０１、２７０２と、ライトデータバス対ＷＤ
Ｂ、バーＷＤＢに接続されるトランジスタ対２７０３、
２７０４と、トランジスタ対２７０１、２７０２とトラ
ンジスタ対２７０３、２７０４との間に接続され、イン
バータ２７０５とインバータ２７０６とから構成される
フリップフロップＤＤＦと、制御信号ＰＹの論理レベル
を反転させてトタンジスタ対２７０３、２７０４の制御
電極へ与えるインバータ２７０７とから構成される。こ
れらのトランジスタはＮチャンネル型ＭＯＳトランジス
タである。 【０１２５】リード・ライト共用のＹアドレスデコーダ
２４０１は、外部アドレスＡ０、バーＡ０〜Ａｎ、バー
Ａｎを解読し、アドレス信号ＹＲＡ１〜ＹＲＡｎ及びア
ドレス信号ＹＷＢ１〜ＹＷＢｎを出力する。これらのア
ドレス信号ＹＲＡｋとアドレス信号ＹＷＢｋは等価な論
理レベルの信号である。それにより、転送回路１１９Ａ
のトランジスタ対の中から所望のトランジスタ対がＯＮ
し、同時に、転送回路１０８Ｂのトランジスタの中から
その所望のトランジスタ対と対応したトランジスタ対が
ＯＮする。 【０１２６】このリード・ライト共用のＹアドレスデコ
ーダ２４０１は、図２８に示されるようにプリチャージ
信号ＰＲが与えられるＰチャンネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳとする）ＰＴ１〜ＰＴｍと、インバ
ータＩｎ１〜Ｉｎｍと、外部アドレスＡ０、バーＡ０Ａ
ｎ、バーＡｎが与えられる端子に接続される複数のＮチ
ャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとす
る）とから構成される。これらのＮＭＯＳは外部アドレ
スが与えられる端子と任意に接続され、アドレス信号Ｙ
ＲＡ１〜ＹＲＡｍの中から所望のアドレス信号ＹＲＡ
ｋ，ＹＷＢｋの論理レベルのみが”Ｈ”になるように配
置されている。 【０１２７】このリード・ライト共用のＹアドレスデコ
ーダ２４０１の動作例が図２９のタイミングチャートに
示されている。この場合、アドレス信号ＹＲＡｋ及びア
ドレス信号ＹＷＢｋが”Ｈ”になる場合のタイミングが
示されている。 【０１２８】期間ｔ０にプリチャージ信号ＰＲが”Ｈ”
から”Ｌ”に遷移する。その後、期間ｔ２に外部アドレ
スが入力されると、アドレス信号ＹＲＡｋ，ＹＷＢｋの
みが”Ｈ”レベルになる。これは、ＮＭＯＳの組み合わ
せにより、その列のインバータＩｎｋのみから”Ｈ”の
信号が出力されるためである。これにより、転送回路１
１９Ａのトランジスタ対１１９Ａｋ，バー１１９Ａｋ及
び転送回路１０８Ｂのトランジスタ対１０８Ｂｋ、バー
１０８ＢｋがＯＮする。ここには、動作のほんの一例が
示されているが、この例を参考にすれば他の列が選択さ
れる場合の動作も容易に理解できる。 【０１２９】次に、図３２を用いて本実施例のシリアル
アクセスメモリの読み出し動作が説明される。説明は、
理解を容易にするため期間毎に区切って行われる。ここ
で、図３０に示されるようにリード用レジスタ１１７Ａ
のフリップフロップＲＦ１内のノードがノードａ，ｂと
定義され、図３１に示されるようにライト用レジスタ１
１１ＢのフリップフロップＷＦ２内のノードがノード
ｃ、ｄと定義される。このクロック信号は、図５に示さ
れるクロック信号発生回路より出力される。ここでは、
第１のシリアルアクセスメモリ部２４００Ａから第２の
シリアルアクセスメモリ部２４００Ｂへデータが転送さ
れる場合の例が中心的に示される。その他の動作につい
ては、上述の実施例の動作を参照すれば容易に理解でき
る。 【０１３０】＜期間ｔ１＞Ｘアドレスデコーダ１０３Ａ
により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択
される。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第１
の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出し
データが格納されているメモリセル群に接続されてい
る。 【０１３１】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【０１３２】＜期間ｔ２＞次に、第１の読み出し制御信
号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送
回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５
Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。 【０１３３】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７Ａに一気に転送される。 【０１３４】＜期間ｔ３＞次に、クロック信号ＣＬＫが
立ち上がり、これに同期してタイミング信号φＰが立ち
上がる。この時、リード・ライト共用のＹアドレスデコ
ーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出
力されるので、転送回路１１９Ａのトランジスタ対１１
９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジ
スタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。こ
れにより、リード用レジスタ１１７Ａのフリップフロッ
プＦＦ１に格納されていたデータがリードデータバスＲ
ＤＡ，バーＲＤＡに転送されると共に、遅延回路２４０
３へ転送され遅延回路２４０３内にデータが格納され
る。 【０１３５】＜期間ｔ４＞タイミング信号φＰが”Ｌ”
になると、遅延回路２４０３のトランジスタ対２７０
３、２７０４がＯＮし、遅延回路２４０３内に格納され
ていたデータがライトデータバスＷＤＢ、バーＷＤＢへ
転送される。 【０１３６】＜期間ｔ５＞次に、クロック信号ＣＬＫが
立ち上がり、これと同期してタイミング信号φＰが再度
立ち上がる。この時、リード・ライト共用のＹアドレス
デコーダ２４０１はアドレス信号ＹＲＡ２，ＹＷＢ２を
出力する。これにより、転送回路１１９Ａのトランジス
タ対１１９Ａ２、バー１１９Ａ２がＯＮとなるため、リ
ード用レジスタ１１７ＡのフリップフロップＦＦ２に格
納されていたデータはリードデータバスＲＤＡ，バーＲ
ＤＡに転送される。この時、タイミング信号φＰが”
Ｈ”となるため、遅延回路２４０３のトランジスタ対２
７０１、２７０２がＯＮとなりリードデータバスＲＤ
Ａ、バーＲＤＡ上のデータは、遅延回路２４０３のフリ
ップフロップＤＦＦに格納される。この時、期間ｔ４に
ライトデータバス対ＷＤＢ、バーＷＤＢ上に転送された
データは、転送回路１０８Ｂのトランジスタ対１０８Ｂ
２、バー１０８Ｂ２がＯＮするため、ライト用レジスタ
１１１ＢのフリップフロップＷＦ２に格納される。 【０１３７】以降、期間ｔ６〜ｔ１３に示されるように
同様なサイクルがくり返され、第１のシリアルアクセス
メモリ部２４００Ａから第２のシリアルアクセスメモリ
部２４００Ｂへデータが転送されると共に、出力端子Ｄ
ＯＵＴ１Ａからデータが出力される。この場合、第１の
シリアルアクセスメモリ部２４００Ａから第２のメモリ
セル部２４００Ｂへのデータの転送動作が中心的に説明
されたが、上述の実施例の動作を参照すれば、出力端子
ＤＯＵＴ２Ｂからデータが出力される動作は理解でき
る。このようにして、本実施例のシリアルアクセスメモ
リは２ポートメモリを実現する。 【０１３８】本発明によれば、第１のシリアルアクセス
メモリ部と第２のシリアルメモリ部との間に遅延回路が
配置され、第１のシリアルアクセスメモリ部から出力さ
れたデータが所定期間遅延されるので、データが書き込
まれる際の１ビット分のズレを防止することができる。 【０１３９】従って、複数個のシリアルアクセスメモリ
により実現していた機能と等価な機能を単一のパッケー
ジ中で実現することも可能となる。 【０１４０】さらに、リード・ライト共用アドレスデコ
ーダが配置されるので、さらなる集積化が実現できる。 【０１４１】ここで、遅延回路が配置される理由につい
て詳細な説明が以下に示される。 【０１４２】複数のシリアルアクセスメモリを集積化す
るために、例えば、単純に２個のシリアルアクセスメモ
リを接続して、ワンチップ化した場合、以下のような不
具合が生じる。 【０１４３】第１のシリアルメモリの出力タイミングを
ここで考えてみる。期間ｔｎにおける第ｎ番目のクロッ
クの立ち上がりより出力動作が開始されるとすると、実
際は、出力は期間ｔｎよりある遅延時間△ｔＡＣ（アク
セスタイムと呼ばれる）をもって第１のシリアルメモリ
より出力される。 【０１４４】次に、第２のシリアルレジスタの入力タイ
ミングを考える。期間ｔｍにおける第ｍ番目のクロック
の立ち上がりより入力動作が開始されるとすると、実際
は、回路動作マージンを考慮した場合、入力信号は、時
刻ｔｍよりある時間△ｔＨ（ホールドタイムと呼ばれ
る）早く入力端子上に確定していなければ、第２のシリ
アルメモリに誤ったデータが書き込まれた後、正しい入
力がそれを書き換えることになるため、動作マージンの
よい高速書き込みができない。 【０１４５】よって、例えば、期間ｔｘに発生する第ｘ
番目のクロック信号に応じた動作を考えてみると、第１
のシリアルメモリが期間ｔにおいて、第ｘ番目のクロッ
ク信号に応答してデータを出力する場合、出力Ｄｘは、
ある遅延時間ｔＡＣを持って出力される。また、同期間
において、第２のシリアルメモリではライト動作が行わ
れる。この時、期間ｔｘに発生するクロック信号に応答
して書き込まれるデータは、期間ｔｘ以前に既に第１の
シリアルメモリから出力されていたデータあり、この場
合、書き込まれるデータは、期間ｔｘ−１に出力された
データＤｘ−１となる。 【０１４６】従って、第１のシリアルメモリと第２のシ
リアルメモリとを単に接続するだけでは、第２のシリア
ルメモリへのデータの書き込みは、１ビット分シフトし
てしまう事になる。このことは動作マージンのよい高速
な書き込みにとっての不具合となる。 【０１４７】しかし、本発明の本実施例のシリアルアク
セスメモリによれば、この１ビット分のシフトを遅延さ
せて調整する遅延回路が設けられているので、従前の回
路設計技術を用いて簡単に複数のシリアルアクセスメモ
リを（上述の実施例では２個のシリアルアクセスメモリ
を）ワンチップ化することができる。 【０１４８】次に、本発明の第１５の実施例が図３３を
参照しながら説明される。図３３は本発明の第１５の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１４９】本実施例のシリアルアクセスメモリは、第
１４の実施例で説明したシリアルアクセスメモリのリー
ドデータバスＲＤＡ、バーＲＤＡに初期化回路３３００
が接続されている。 【０１５０】この初期化回路３３００は、トランジスタ
３３０１、３３０２、３３０３から構成され、初期化信
号ＥＱに応答してリードデータバスＲＤＡ、バーＲＤＡ
に初期化のための所定電位を与える機能を有する。これ
らのトランジスタはＮＭＯＳである。トランジスタ３３
０１は、リードデータバスＲＤＡと所定電位を有する電
源との間に接続され、トランジスタ３３０２はリードデ
ータバスバーＲＤＡと電源との間に接続され、トランジ
スタ３３０３はリードデータバスＲＤＡとリードデータ
バスバーＲＤＡとの間に接続される。これらのトランジ
スタの制御電極には初期化信号ＥＱが与えられる。 【０１５１】このシリアルアクセスメモリの動作は、基
本的に上述した第１４の実施例で説明した動作と同様で
あるが、初期化回路３３００により初期化信号ＥＱが”
Ｈ”となる期間にリードデータバスＲＤＡ、ＲＤＡが所
定電位に初期化される点が異なる。 【０１５２】以下、図３４のタイミングチャートを参照
しながら、本実施例のシリアルアクセスメモリの動作が
説明される。説明は、上述の実施例と同様に期間毎に区
切って行われる。 【０１５３】＜期間ｔ１＞Ｘアドレスデコーダ１０３Ａ
により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択
される。この場合、このワードラインＷＬａの電位が”
Ｈ”になる。このワードラインＷＬａは、これから第１
の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出し
データが格納されているメモリセル群に接続されてい
る。 【０１５４】この時、ワードラインＷＬａに接続するメ
モリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータ
は、各々のメモリセルが接続するビットライン対ＢＬ
１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。
そして、ビットライン対上のデータは、各センスアンプ
ＳＡ１〜ＳＡｍにより増幅される。 【０１５５】＜期間ｔ２＞次に、第１の読み出し制御信
号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送
回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５
Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。 【０１５６】これにより、期間ｔ１においてセンスアン
プＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ
１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第
１のリード用レジスタ１１７Ａに一気に転送される。 【０１５７】＜期間ｔ３＞次に、クロック信号ＣＬＫが
立ち上がり、これに同期してタイミング信号φＰが立ち
上がる。この時、リード・ライト共用のＹアドレスデコ
ーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出
力されるので、転送回路１１９Ａのトランジスタ対１１
９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジ
スタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。 【０１５８】また、初期化信号ＥＱが”Ｈ”から”Ｌ”
へ遷移するので、リードデータバスＲＤＡ、バーＲＤＡ
へのデータの転送が可能になる。期間ｔ３以前はリード
データバスＲＤＡ、バーＲＤＡは電源電位に初期化され
ている。 【０１５９】これにより、リード用レジスタ１１７Ａの
フリップフロップＦＦ１に格納されていたデータがリー
ドデータバスＲＤＡ，バーＲＤＡに転送されると共に、
遅延回路２４０３へ転送され遅延回路２４０３内にデー
タが格納される。 【０１６０】＜期間ｔ４＞タイミング信号φＰが”Ｌ”
となると遅延回路２４０３のトランジスタ対２７０３、
２７０４がＯＮし、遅延回路２４０３のフリップフロッ
プＤＦＦに格納されていたデータが、ライトデータバス
ＷＤＢ、バーＷＤＢへ転送される。 【０１６１】同時に初期化信号ＥＱは”Ｈ”となり、リ
ードデータバスＲＤＡ、バーＲＤＡは電源電圧レベルに
初期化される。 【０１６２】＜期間５＞クロック信号ＣＬＫが立ち上が
り、これと同期してタイミング信号ＰＹが再度立ち上が
る。この時、リード・ライト共用アドレスデコーダ２４
０１によりアドレス信号ＹＲＡ２、ＹＷＢ２が同時に出
力される。 【０１６３】これにより、転送回路１１９Ａのトランジ
スタ対１１９Ａ２、バー１１９Ａ２がＯＮするので、リ
ード用レジスタ１１７ＡのフリップフロップＲＦ２に格
納されていたデータが、リードデータバスＲＤＡ、バー
ＲＤＡに転送される。 【０１６４】また、タイミング信号φＰが”Ｈ”になる
ので、遅延回路２４０３のトランジスタ対２７０１、２
７０２がＯＮし、データが遅延回路２４０３のフリップ
フロップ回路ＤＦＦに格納される。 【０１６５】また、期間ｔ４にライトデータバスＷＤ
Ｂ、バーＷＤＢ転送されたデータはライト用レジスタ１
１１ＢのフリップフロップＷＦ２に格納される。 【０１６６】以降、期間５〜期間ｔ１３に示されるよう
に同様なサイクルが繰り返される。 【０１６７】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例のシリアルアクセスメモリの効果に
加え、リード用データバスの初期化回路を設けたので、
より高速なアクセスが可能となる。 【０１６８】次に、本発明の第１６の実施例をが図３５
を参照しながら説明される。図３５は本発明の第１６の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１６９】本実施例のシリアルアクセスメモリでは、
第１４の実施例のシリアルアクセスメモリのライト用レ
ジスタ１１１Ｂと転送回路１１３Ｂが無く転送回路１０
８Ｂが直接、メモリセルアレイ１０１Ｂに接続されてい
る。 【０１７０】このシリアルアクセスメモリでは、第１４
の実施例のノードｃ、ｄに対応するノードとして、ノー
ドｃ、ｄが定義される。 【０１７１】本実施例のシリアルアクセスメモリの動作
は、第１５の実施例の動作の説明を参照すれば、容易に
理解できる。本実施例のシリアルアクセスメモリでは、
ライトデータバスＲＤＡ、バーＲＤＡ上のデータは、直
接、メモリアセルレイ１０１Ｂに転送される。 【０１７２】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、第２のシリアルアク
セスメモリのデータの読み出しが、第２のシリアルメモ
リのデータの書き込みと競合を起こさないような用途に
適用した場合、ライト用レジスタを設けないで２ポート
メモリを実現できるため、チップサイズを大幅に縮小で
きる。 【０１７３】次に、本発明の第１７の実施例をが図３６
を参照しながら説明される。図３６は本発明の第１７の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１７４】本実施例のシリアルアクセスメモリは、第
１５の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１７５】本実施例のシリアルアクセスメモリの動作
は上述した第１４〜１６の実施例の動作の説明を参酌す
れば理解できる。 【０１７６】本実施例のシリアルアクセスメモリによれ
ば、実施例１５の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１７７】次に、本発明の第１８の実施例をが図３７
を参照しながら説明される。図３７は本発明の第１８の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１７８】本実施例のシリアルアクセスメモリでは、
第１４の実施例のシリアルアクセスメモリのリード用レ
ジスタ１１７Ａと転送回路１１５Ａ及びリード用レジス
タ１１５Ｂと転送回路１１７Ｂが無く、転送回路１１９
Ａが直接、メモリセルアレイ１０１Ａに接続され、転送
回路１１９Ｂが直接、メモリセルアレイ１０１Ｂに接続
されている。 【０１７９】このシリアルアクセスメモリでは、第１４
の実施例のノードａ、ｂに対応するノードとして、ノー
ドａ、ｂが定義される。 【０１８０】本実施例のシリアルアクセスメモリの動作
は、上述の第１４の実施例の動作の説明を参考にすれば
容易に理解できる。 【０１８１】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、第２のシリアルメモ
リのデータ書き込みのタイミングと第１のシリアルメモ
リのデータの読み出しタイミングとが、競合を起こさな
いような用途に適用される場合、リード用データデータ
レジスタを設けないで２ポートメモリを実現できるた
め、チップサイズを大幅に縮小できる。 【０１８２】次に、本発明の第１９の実施例をが図３８
を参照しながら説明される。図３８は本発明の第１９の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１８３】本実施例のシリアルアクセスメモリは、第
１８の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１８４】本実施例のシリアルアクセスメモリの動作
は上述した第１５〜１８の実施例の動作の説明を参酌す
れば理解できる。 【０１８５】本実施例のシリアルアクセスメモリによれ
ば、実施例１８の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１８６】次に、本発明の第２０の実施例をが図３９
を参照しながら説明される。図３９は本発明の第２０の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１８７】本実施例のシリアルアクセスメモリでは、
第１４の実施例の第１のシリアルアクセスメモリのライ
ト用レジスタ１１１Ａと転送回路１１３Ａ，リード用レ
ジスタ１１７Ａと転送回路１１５Ａ、第２のシリアルア
クセスメモリのライト用レジスタ１１１Ｂ、転送回路１
１３Ｂ、リード用レジスタ１１５Ｂと転送回路１１７Ｂ
が無く、転送回路１０８Ａ、転送回路１１９Ａが直接、
メモリセルアレイ１０１Ａに接続され、転送回路１０８
Ｂ、転送回路１１９Ｂが直接、メモリセルアレイ１０１
Ｂに接続されている。 【０１８８】本実施例のシリアルアクセスメモリの動作
は、上述の第１４の実施例の動作の説明を参考にすれば
容易に理解できる。この場合、ライト用及びリード用の
レジスタが無いため、それぞれのライトデータバス及び
リードデータバスとメモリセルアレイ１０１Ａ、１０１
Ｂとの間で直接、データの入出力が行われる。 【０１８９】本実施例のシリアルアクセスメモリによれ
ば、実施例１４の効果に加え、それ程高速のアクセスが
必要でないような用途に適用される場合、リード用デー
タデータレジスタ、ライト用データレジスタを設けない
で２ポートメモリを実現できるため、チップサイズを大
幅に縮小でき安価なメモリを提供できる。 【０１９０】次に、本発明の第２１の実施例が図４０を
参照しながら説明される。図４０は本発明の第２１の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１９１】本実施例のシリアルアクセスメモリは、第
２０の実施例のシリアルアクセスメモリのリードデータ
バスＲＤＡ，バーＲＤＡに初期化回路３３００が接続さ
れている。 【０１９２】本実施例のシリアルアクセスメモリの動作
は上述した第１４、１５、２０の実施例の動作の説明を
参酌すれば理解できる。 【０１９３】本実施例のシリアルアクセスメモリによれ
ば、実施例２０の効果に加え、初期化回路を設けたた
め、より高速のアクセスが可能となる。 【０１９４】次に、本発明の第２２の実施例をが図４１
を参照しながら説明される。図４１は本発明の第２２の
実施例のシリアルアクセスメモリの要部の構成を示す構
成ブロック図である。この場合、本実施例の説明の理解
を容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０１９５】本実施例のシリアルアクセスメモリは、第
１４の実施例の第２のシリアルアクセスメモリのライト
データバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００
が接続されている。 【０１９６】この記憶回路４１００は、図４２に示され
るように２つのフリップフロップＭＦＦ、バーＭＦＦよ
り構成され、ライトデータバスＷＤＢ’、バーＷＤＢ’
上のデータを保持する機能を有する。 【０１９７】本実施例のシリアルアクセスメモリの動作
は、上述した第１５の実施例を参照すれば容易に理解で
きる。この場合、ライト用データバスＷＤＢ’、バーＷ
ＤＢ’上のデータは、次のデータが転送されてくるまで
保持される。 【０１９８】本実施例のシリアルアクセスメモリによれ
ば、第１４の実施例の効果に加え、メモリ動作がポーズ
を要求されるような場合、第２のシリアルメモリのライ
トデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１０
０が接続されているため、確実な動作が保証される。 【０１９９】次に、本発明の第２３の実施例が図４３を
参照しながら説明される。図４３は本発明の第２３の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０２００】本実施例のシリアルアクセスメモリは、第
１５の実施例の第２のシリアルアクセスメモリのライト
データバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００
が接続されている。 【０２０１】本実施例のシリアルアクセスメモリの動作
は、上述した第１５、１６の実施例を参照すれば容易に
理解できる。この場合、ライト用データバスＷＤＢ’、
バーＷＤＢ’上のデータは、次のデータが転送されてく
るまで保持される。 【０２０２】本実施例のシリアルアクセスメモリによれ
ば、第１５、１６の実施例の効果に加え、メモリ動作が
ポーズを要求されるような場合、第２のシリアルメモリ
のライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路
４１００が接続されているため、確実な動作が保証され
る。 【０２０３】さらに、第２２、２３の実施例と同様に、
第１６〜第２１の実施例の第２のシリアルアクセスメモ
リのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回
路４１００をそれぞれ接続するようにすれば、それぞれ
第１６〜第２１の実施例の効果に加え、メモリ動作がポ
ーズを要求されるような場合、第２のシリアルメモリの
ライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４
１００が接続されているため、確実な動作が保証され
る。 【０２０４】次に、上述の実施例のシリアルアクセスメ
モリをメモリを２バンク有するような装置に適用した実
施例が説明される。 【０２０５】まず、本発明の第２４の実施例が図４４を
参照しながら説明される。図４４は本発明の第２４の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。この実施例のシリアルアク
セスメモリは、第１のシリアルアクセスメモリ部２４０
０Ａ第２のシリアルアクセスメモリ部２４００Ｂ、第３
のシリアルアクセスメモリ部２４００Ｃ及び第４のシリ
アルアクセスメモリ部２４００Ｄとから構成されてい
る。 【０２０６】そして、第１のシリアルアクセスメモリ部
２４００Ａの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ａ”が付けられ、その詳細な
説明が省略されている。この第１のシリアルアクセスメ
モリ部２４００Ａの詳細な構成は図２５を参照すること
により容易に理解できる。 【０２０７】また、第２のシリアルアクセスメモリ部２
４００Ｂの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｂ”が付けられ、その詳細な
説明が省略されている。この第２のシリアルアクセスメ
モリ部２４００Ｂの詳細な構成は図２６を参照すること
により容易に理解できる。 【０２０８】また、第３のシリアルアクセスメモリ部２
４００Ｃの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｃ”が付けられ、その詳細な
説明が省略されている。この第３のシリアルアクセスメ
モリ部２４００Ｃの詳細な構成は図２５及び図２６等を
参照することにより容易に理解できる。この第３のシリ
アルアクセスメモリ部２４００Ｃのライトデータバス対
ＷＤＢ、バーＷＤ及びリードデータバスＲＤＡ、バーＲ
ＤＡは、第１のシリアルアクセスメモリ部２４００Ａの
ライトデータバス対ＷＤＢ、バーＷＤＢ及びリードデー
タバスＲＤＡ、バーＲＤＡと接続されている。 【０２０９】また、第４のシリアルアクセスメモリ部２
４００Ｄの前出した要素と同一の機能を有する要素に
は、前出の符号の最後に”Ｄ”が付けられ、その詳細な
説明が省略されている。この第４のシリアルアクセスメ
モリ部２４００Ｄの詳細な構成は図２５及び図２６等を
参照することにより容易に理解できる。この第４のシリ
アルアクセスメモリ部２４００Ｄのライトデータバス対
ＷＤＢ’、バーＷＤ及びリードデータバスＲＤＡ、バー
ＲＤＡは、第２のシリアルアクセスメモリ部２４００Ｂ
のライトデータバス対ＷＤＢ’、バーＷＤＢ’及びリー
ドデータバスＲＤＡ、バーＲＤＡと接続されている。 【０２１０】本実施例のシリアルアクセスメモリの基本
的な動作は、第１４の実施例の動作の説明を参考にすれ
ば理解できるので、ここでは図４５、図４６を参照して
特徴的な動作のみが説明される。図４５及び図４６は、
本実施例のシリアルアクセスメモリの特徴的な動作を説
明する模式的な回路ブロック図である。 【０２１１】図４５に示されるように、例えば、第１の
シリアルアクセスメモリ部２４００Ａ及び第２のシリア
ルアクセスメモリ部２４００Ｂでデータ書き込みのため
の転送処理（ＷＲＩＴＥ ＩＮ）及びデータ読み出しの
ための転送処理（ＲＥＡＤＯＵＴ）が行われている間、
同時に、第３のシリアルアクセスメモリ部２４００Ｃ及
び第４のシリアルアクセスメモリ部２４００Ｄではアク
セス動作が可能となる。同様に、図４６に示されるよう
に、例えば、第３のシリアルアクセスメモリ部２４００
Ｃ及び第４のシリアルアクセスメモリ部２４００Ｄでデ
ータ書き込みのための転送処理（ＷＲＩＴＥ ＩＮ）及
びデータ読み出しのための転送処理（ＲＥＡＤ ＯＵ
Ｔ）が行われている間、同時に、第１のシリアルアクセ
スメモリ部２４００Ａ及び第２のシリアルアクセスメモ
リ部２４００Ｂではアクセス動作が可能となる。この場
合、図中のａ，ｂ，ｃ，ｄはアクセスを行っているレジ
スタの任意のビットを現すものであり、説明を理解し易
くするために示されている。 【０２１２】本実施例のシリアルアクセスメモリによれ
ば、上述のように動作することが可能なので、間断なく
データの書き込み及び読み出しを行うことができ、実施
例１４の効果に加え、より広い用途に適用できるシリア
ルアクセスメモリを提供することができる。 【０２１３】同様に、前述の様々な実施例のシリアルア
クセスメモリに本実施例のシリアルアクセスメモリが適
用された第２５〜３１の実施例が示される。この場合、
本実施例の説明の理解を容易にするために、前出した要
素は適宜ブロック化され、模式的に示されている。そし
て、前出した要素と同一の要素には同一の符号が付けら
れ、その説明が省略されている。これらに関する詳細な
説明は前述の実施例を参考にすれば理解できる。 【０２１４】第２５の実施例では、図４７に示されるよ
うに第１５の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１５】第２６の実施例では、図４８に示されるよ
うに第１６の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１６】第２７の実施例では、図４９に示されるよ
うに第１７の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１７】第２８の実施例では、図５０に示されるよ
うに第１８の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１８】第２９の実施例では、図５１に示されるよ
うに第１９の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２１９】第３０の実施例では、図５２に示されるよ
うに第２２の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２２０】第３１の実施例では、図５３に示されるよ
うに第２３の実施例のシリアルアクセスメモリが、第２
４の実施例のシリアルアクセスメモリのように２バンク
設けられたものが示されている。 【０２２１】さらに、図示は省略されるが、第２２、２
３の実施例のシリアルアクセスメモリ及び第１６〜第２
１の実施例の第２のシリアルアクセスメモリのライトデ
ータバスＷＤＢ、バーＷＤＢに記憶回路４１００がそれ
ぞれ接続された構成のシリアアルアクセスメモリに、同
様に第２４の実施例を適用して２バンクの構成にするこ
ともできる。 【０２２２】この第２５〜３１の実施例のシリアルアク
セスメモリによれば、第２４の実施例で説明したように
動作することが可能なので、間断なくデータの書き込み
及び読み出しを行うことができ、実施例１４の効果に加
え、より広い用途に適用できるシリアルアクセスメモリ
を提供することができる。 【０２２３】次に、本発明の第３２の実施例が図５４を
参照しながら説明される。図５４は本発明の第３２の実
施例のシリアルアクセスメモリの要部の構成を示す構成
ブロック図である。この場合、本実施例の説明の理解を
容易にするために、前出した要素は適宜ブロック化さ
れ、模式的に示されている。そして、前出した要素と同
一の要素には同一の符号が付けられ、その説明が省略さ
れている。 【０２２４】本実施例のシリアルアクセスメモリでは、
上述した様々な実施例のＸアドレスデコーダ１０３Ａ，
１０３Ｂに共通のＸアドレスを与えるアドレスカウンタ
回路５４００が配置されている。 【０２２５】このアドレスカウンタ回路５４００は、ク
ロック信号ＣＬＫとリセット信号Ｒｅｓｅｔに応答し
て、Ｘアドレスデコーダ１０３Ａ、１０３Ｂに共通にＸ
アドレスＡ０Ｘ，Ａ１Ｘ・・・ＡｎＸを与える機能を有
するものである。このアドレスカウンタ回路５４００
は、複数の単位アドレスカウンタ回路ＣＮＴＲ０〜ＣＮ
ＴＲｎより構成される。 【０２２６】この単位アドレスカウンタ回路ＣＮＴＲｉ
は、図５５に示されるようにリセット信号Ｒｅｓｅｔ、
入力Ｂｎー１を受け取り、出力Ｂｎ及びＸアドレスＡｉ
Ｘを出力する。このリセット信号Ｒｅｓｅｔが”Ｈ”に
なると、単位アドレスカウンタ回路ＣＮＴＲｉの出力Ｂ
ｎは”Ｌ”になる。 【０２２７】この単位アドレスカウンタ回路ＣＮＴＲｉ
の具体的な構成が、図５６に示される。この単位アドレ
スカウンタ回路ＣＮＴＲｉは、入力Ｂｎー１が入力端子
に与えられるインバータＩｎ１と、このインバータＩｎ
１の出力及び入力Ｂｎー１により制御されるトランスフ
ァーゲートＴＲ１と、このインバータＩｎ１の出力及び
入力Ｂｎー１により制御されるトランスファーゲートＴ
Ｒと、一方の入力端子にリセット信号Ｒｅｓｅｔが入力
され、他方の入力端子にトランスファーゲートＴＲ１を
介してＸアドレスＡｉＸ及びトランスファーゲートＴＲ
２を介してインバータＩｎ２の出力が接続されるＮＯＲ
ゲートと、インバータＩｎ１の出力及び入力Ｂｎー１に
より制御されるトランスファーゲートＴＲ３と、インバ
ータＩｎ１の出力及び入力Ｂｎー１により制御されるト
ランスファーゲートＴＲ４と、トランスファーゲートＴ
Ｒ３を介してＮＯＲゲートの出力及びトランスファーゲ
ートＴＲ４を介して出力Ｂｎに入力端子が接続されるイ
ンバータＩｎ４と、入力がインバータＩｎ４の出力に接
続され、出力が出力Ｂｎー１に接続されるインバータＩ
ｎ５とから構成される。 【０２２８】図５７に示されるように、このような単位
アドレスカウンタ回路ＡｉＸの複数個が、直列に接続さ
れて、アドレスカウンタ回路５４００が構成される。こ
のアドレスカウンタ回路５４００の動作例は、図５８の
部分タイミングチャートに示される。 【０２２９】ここで本実施例のシリアルアクセスメモリ
の動作が、図５９を参照して簡単に説明される。 【０２３０】アドレスカウンタ回路５４００よりＸアド
レスがＸアドレスデコーダ１０３Ａ、Ｘアドレスデコー
ダ１０３Ｂに与えられると、メモリセルアレイ１０１Ａ
とメモリセルアレイ１０１ＢＡ１とのそれぞれで、同一
のアドレスにより、例えば第１のメモリセルアレイ１０
１ＡのワードラインＷＬ１及び第２のメモリセルアレイ
１０１ＢのワードラインＷＬ１が選択される。 【０２３１】この場合、メモリセルアレイ１０１Ａのワ
ードラインＷＬ１が立ち上がり、第１のシリアルアクセ
スメモリ１０１Ａから第１のリード用レジスタ１１７Ａ
にデータが転送され（図中、（Ａ））、その後、遅延回
路により１ビット遅延されて、データが第２のライト用
レジスタ１１１Ｂに書き込まれる（図中、（Ｂ））。そ
の後、メモリセルアレイ１０１ＢのワードラインＷＬ０
が立ち上がり、そのワードラインＷＬ０に接続されるメ
モリセルに第２のライト用レジスタ１１１Ｂの内容が一
度期に転送される（図中、（Ｃ））。 【０２３２】つまり、共通のＸアドレスで選択された第
１のメモリセルアレイ１０１Ａのワードラインに接続す
るメモリセル内のデータは第１のリード用レジスタ１１
７Ａに転送され、クロック信号ＣＬＫに応答して第１の
出力端子ＤＯＵＴ１より出力されると共に、所定期間遅
延された後、ライト用レジスタ１１１Ｂに書き込まれ
る。その後、ライト用レジスタ１１１Ｂへの書き込みが
完了した後、共通のＸアドレスで選択された第２のメモ
リセルアレイ１０１Ｂのワードラインに接続されるメモ
リセル内へデータが書き込まれる。 【０２３３】本実施例のシリアルアクセスメモリによれ
ば、上述の様々な実施例による効果に加え、アドレスカ
ウンタ回路を設け、第１及び第２のＸアドレスデコーダ
へ共通のアドレスを与えるようにしたので、アドレス発
生回路の数を減らすことができ、その結果、チップ面積
を小さくすることができる。 【０２３４】以上、種々の実施例を用いて説明されたよ
うに、本発明のシリアルアクセスによれば、複数個のシ
リアルアクセスメモリで実現していた機能と等価な機能
が、第１と第２の転送用レジスタを直列に接続すること
により実現できる。 【０２３５】また、本願の他の発明のシリアルアクセス
メモリでは上述のような構成にしたので、従来の複数個
のシリアルアクセスメモリを簡単にワンチップ化するこ
とが可能となる。 【０２３６】上述された本発明のシリアルアクセスメモ
リは、図６０に示されるようにディスプレイ装置６００
０に適用される。 【０２３７】このディスプレイ装置６０００は、本発明
によるシリアルアクセスメモリ６００１と、そのシリア
ルアクセスメモリ６００１の出力を受け取り、ディジタ
ル・アナログ変換を行ってデータを出力するＤ／Ａコン
バータ６００２と、シリアルアクセスメモリ６００１と
Ｄ／Ａコンバータ６００２とを制御するコントローラ６
００３と、Ｄ／Ａ変換回路６００２からのデータを表示
データとして表示する表示部６００４とから構成され
る。 【０２３８】この他にも本発明のシリアルアクセスメモ
リは、様々な分野に応用できる。 【０２３９】本発明は、例証的な実施態様を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。 【０２４０】 【発明の効果】本発明のシリアルアクセスによれば、複
数個のシリアルアクセスメモリで実現していた機能と等
価な機能が、第１と第２の転送用レジスタを直列に接続
することにより実現できる。 【０２４１】従って、占有面積が小さく、コストの低い
シリアルアクセスメモリが実現できる。 【０２４２】また、本願の他の発明のシリアルアクセス
メモリによれば、第１のシリアルアクセスメモリと第２
のシリアルアクセスメモリとの間に遅延回路が配置され
ているので、複数個のシリアルアクセスメモリで実現し
ていた機能と等価な機能有するシリアルアクセスメモリ
を簡単にワンチップ化することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のシリアルアクセスメモ
リの要部の構成を示す回路ブロック図である。 【図２】第１の実施例のシリアルアクセスメモリの特徴
部分を説明する模式図である。 【図３】第１の実施例のシリアルアクセスメモリのデー
タの書き込み動作を示す部分タイミングチャートであ
る。 【図４】第１の実施例のシリアルアクセスメモリのデー
タの読み出し動作を示す部分タイミングチャートであ
る。 【図５】第１の実施例のシリアルアクセスメモリのクロ
ック信号発生回路の構成を示す回路ブロック図及びその
動作を示す部分タイミングチャートである。 【図６】本発明の第２の実施例のシリアルアクセスメモ
リの要部の構成を示す回路ブロック図である。 【図７】第２の実施例のシリアルアクセスメモリのデー
タの読み出し動作を示す部分タイミングチャートであ
る。 【図８】本発明の第３の実施例のシリアルアクセスメモ
リの要部の構成を模式的に示す回路ブロック図である。 【図９】第３の実施例の遅延回路の構成を示す回路ブロ
ック図である。 【図１０】第３の実施例のシリアルアクセスメモリのデ
ータの読み出し動作を示す部分タイミングチャートであ
る。 【図１１】本発明の第４の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１２】第４の実施例の遅延バイパス回路の構成を示
す回路ブロック図である。 【図１３】本発明の第５の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１４】本発明の第６の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１５】第６の実施例の遅延選択回路の構成を示す回
路ブロック図である。 【図１６】本発明の第７の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１７】本発明の第８の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１８】本発明の第９の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１９】第１０の実施例のシリアルアクセスメモリの
データの読み出し動作を示す部分タイミングチャートで
ある。 【図２０】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２１】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２２】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２３】本発明の第１３の実施例のシリアルアクセス
メモリのリード用レジスタの要部の構成を模式的に示す
回路ブロック図である。 【図２４】本発明の第１４の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２５】第１４の実施例の第１のシリアルアクセスメ
モリ部の具体的な構成を示す回路ブロック図である。 【図２６】第１４の実施例の第２のシリアルアクセスメ
モリ部の具体的な構成を示す回路ブロック図である。 【図２７】第１４の実施例の遅延回路の構成を示す回路
ブロック図である。 【図２８】第１４の実施例のリード・ライト共用のＹア
ドレスデコーダ２４０１の具体回路構成を示す回路ブロ
ック図である。 【図２９】第１４の実施例のリード・ライト共用のＹア
ドレスデコーダの動作例を示す部分タイミングチャート
である。 【図３０】第１４の実施例のリード用レジスタ１１７Ａ
の要部の構成を示す回路ブロック図である。 【図３１】第１４の実施例のライト用レジスタ１１１Ｂ
の要部の構成を示す回路ブロック図である。 【図３２】第１４の実施例のシリアルアクセスメモリの
動作を示す部分タイミングチャートである。 【図３３】本発明の第１５の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３４】第１５の実施例のシリアルアクセスメモリの
動作を示す部分タイミングチャートである。 【図３５】本発明の第１６の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３６】本発明の第１７の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３７】本発明の第１８の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３８】本発明の第１９の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３９】本発明の第２０の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４０】本発明の第２１の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４１】本発明の第２２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４２】第２２の実施例の記憶回路の構成を示す回路
ブロック図である。 【図４３】本発明の第２３の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４４】本発明の第２４の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４５】第２４の実施例のシリアルアクセスメモリの
動作を説明する模式的な回路ブロック図である。 【図４６】第２４の実施例のシリアルアクセスメモリの
動作を説明する模式的な回路ブロック図である。 【図４７】本発明の第２５の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４８】本発明の第２６の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４９】本発明の第２７の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５０】本発明の第２８の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５１】本発明の第２９の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５２】本発明の第３０の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５３】本発明の第３１の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５４】本発明の第３２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５５】第３２の実施例の単位アドレスカウンタ回路
を示す回路ブロック図である。 【図５６】第３２の実施例の単位アドレスカウンタ回路
の具体的な構成を示す回路ブロック図である。 【図５７】第３２の実施例のアドレスカウンタ回路の構
成を示す回路ブロック図である。 【図５８】第３２の実施例のアドレスカウンタ回路の動
作を示す部分タイミングチャートである。 【図５９】第３２のシリアルアクセスメモリの動作を説
明する部分タイミングチャートである。 【図６０】本発明のシリアルアクセスメモリを表示装置
に適用した例を示す回路ブロック図である。 【符号の説明】 １０１ メモリセルアレイ １０３ Ｘアドレスデコーダ １０５ 入力回路 １０７ Ｙアドレスデコーダ（ライト用） １０９、１１３、１１５、１１９、１２５、１２９転送
回路 １１１ ライト用レジスタ １１７ リード用レジスタ １２１ 第１のＹアドレスデコーダ（ライト用） １２３ 第１の出力回路 １２７ 第２のリード用レジスタ １３１ 第２のＹアドレスデコーダ １３３ 第２の出力回路
リの要部の構成を示す回路ブロック図である。 【図２】第１の実施例のシリアルアクセスメモリの特徴
部分を説明する模式図である。 【図３】第１の実施例のシリアルアクセスメモリのデー
タの書き込み動作を示す部分タイミングチャートであ
る。 【図４】第１の実施例のシリアルアクセスメモリのデー
タの読み出し動作を示す部分タイミングチャートであ
る。 【図５】第１の実施例のシリアルアクセスメモリのクロ
ック信号発生回路の構成を示す回路ブロック図及びその
動作を示す部分タイミングチャートである。 【図６】本発明の第２の実施例のシリアルアクセスメモ
リの要部の構成を示す回路ブロック図である。 【図７】第２の実施例のシリアルアクセスメモリのデー
タの読み出し動作を示す部分タイミングチャートであ
る。 【図８】本発明の第３の実施例のシリアルアクセスメモ
リの要部の構成を模式的に示す回路ブロック図である。 【図９】第３の実施例の遅延回路の構成を示す回路ブロ
ック図である。 【図１０】第３の実施例のシリアルアクセスメモリのデ
ータの読み出し動作を示す部分タイミングチャートであ
る。 【図１１】本発明の第４の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１２】第４の実施例の遅延バイパス回路の構成を示
す回路ブロック図である。 【図１３】本発明の第５の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１４】本発明の第６の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１５】第６の実施例の遅延選択回路の構成を示す回
路ブロック図である。 【図１６】本発明の第７の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１７】本発明の第８の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１８】本発明の第９の実施例のシリアルアクセスメ
モリの要部の構成を模式的に示す回路ブロック図であ
る。 【図１９】第１０の実施例のシリアルアクセスメモリの
データの読み出し動作を示す部分タイミングチャートで
ある。 【図２０】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２１】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２２】本発明の第１２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２３】本発明の第１３の実施例のシリアルアクセス
メモリのリード用レジスタの要部の構成を模式的に示す
回路ブロック図である。 【図２４】本発明の第１４の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図２５】第１４の実施例の第１のシリアルアクセスメ
モリ部の具体的な構成を示す回路ブロック図である。 【図２６】第１４の実施例の第２のシリアルアクセスメ
モリ部の具体的な構成を示す回路ブロック図である。 【図２７】第１４の実施例の遅延回路の構成を示す回路
ブロック図である。 【図２８】第１４の実施例のリード・ライト共用のＹア
ドレスデコーダ２４０１の具体回路構成を示す回路ブロ
ック図である。 【図２９】第１４の実施例のリード・ライト共用のＹア
ドレスデコーダの動作例を示す部分タイミングチャート
である。 【図３０】第１４の実施例のリード用レジスタ１１７Ａ
の要部の構成を示す回路ブロック図である。 【図３１】第１４の実施例のライト用レジスタ１１１Ｂ
の要部の構成を示す回路ブロック図である。 【図３２】第１４の実施例のシリアルアクセスメモリの
動作を示す部分タイミングチャートである。 【図３３】本発明の第１５の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３４】第１５の実施例のシリアルアクセスメモリの
動作を示す部分タイミングチャートである。 【図３５】本発明の第１６の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３６】本発明の第１７の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３７】本発明の第１８の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３８】本発明の第１９の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図３９】本発明の第２０の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４０】本発明の第２１の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４１】本発明の第２２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４２】第２２の実施例の記憶回路の構成を示す回路
ブロック図である。 【図４３】本発明の第２３の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４４】本発明の第２４の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４５】第２４の実施例のシリアルアクセスメモリの
動作を説明する模式的な回路ブロック図である。 【図４６】第２４の実施例のシリアルアクセスメモリの
動作を説明する模式的な回路ブロック図である。 【図４７】本発明の第２５の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４８】本発明の第２６の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図４９】本発明の第２７の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５０】本発明の第２８の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５１】本発明の第２９の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５２】本発明の第３０の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５３】本発明の第３１の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５４】本発明の第３２の実施例のシリアルアクセス
メモリの要部の構成を模式的に示す回路ブロック図であ
る。 【図５５】第３２の実施例の単位アドレスカウンタ回路
を示す回路ブロック図である。 【図５６】第３２の実施例の単位アドレスカウンタ回路
の具体的な構成を示す回路ブロック図である。 【図５７】第３２の実施例のアドレスカウンタ回路の構
成を示す回路ブロック図である。 【図５８】第３２の実施例のアドレスカウンタ回路の動
作を示す部分タイミングチャートである。 【図５９】第３２のシリアルアクセスメモリの動作を説
明する部分タイミングチャートである。 【図６０】本発明のシリアルアクセスメモリを表示装置
に適用した例を示す回路ブロック図である。 【符号の説明】 １０１ メモリセルアレイ １０３ Ｘアドレスデコーダ １０５ 入力回路 １０７ Ｙアドレスデコーダ（ライト用） １０９、１１３、１１５、１１９、１２５、１２９転送
回路 １１１ ライト用レジスタ １１７ リード用レジスタ １２１ 第１のＹアドレスデコーダ（ライト用） １２３ 第１の出力回路 １２７ 第２のリード用レジスタ １３１ 第２のＹアドレスデコーダ １３３ 第２の出力回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のワード線と、 前記ワード線に交差するように配置された複数のビット
線対と、 前記ワード線と前記ビット線対との交点に接続され、各
々データを記憶する複数のメモリセルと、 前記複数のワード線から所望のワード線を選択するＸデ
コーダ回路と、 前記複数のビット線対の各々に接続された複数の第１レ
ジスタと、 前記複数のビット線対と前記複数の第１レジスタとの間
に接続された複数の第１スイッチ回路であって、第１の
制御信号に応答して前記ビット線対間と前記第１レジス
タとの間を導通状態にする前記複数の第１スイッチ回路
と、 前記複数の第１レジスタの各々に接続された複数の第２
レジスタと、 前記複数の第１レジスタと前記複数の第２レジスタとの
間に接続された複数の第２スイッチ回路であって、第２
の制御信号に応答して前記第１レジスタと前記第２レジ
スタとの間を導通状態にする前記複数の第２スイッチ回
路と、 前記複数の第１レジスタに接続された第１の出力回路
と、 前記複数の第１レジスタと前記第１の出力回路との間に
接続された第１の転送回路であって、第１のカラム信号
に応答して前記複数の第１レジスタの中から所望のレジ
スタを選択し、選択されたレジスタに格納されたデータ
を前記第１の出力回路に転送する前記第１の転送回路
と、 前記複数の第２レジスタに接続された第２の出力回路
と、 前記複数の第１レジスタと前記第１の出力回路との間に
接続された第２の転送回路であって、第２のカラム信号
に応答して前記複数の第２レジスタの中から所望のレジ
スタを選択し、選択されたレジスタに格納されたデータ
を前記第２の出力回路に転送する前記第２の転送回路
と、 前記第１及び第２の転送回路に前記第１及び第２のカラ
ム信号を与えるＹデコーダ回路とを備え、 前記第１スイッチ回路がＯＮし、前記第２スイッチ回路
がＯＦＦする場合、前記データが前記第１のレジスタへ
入力され、前記第１スイッチ回路がＯＮし、前記第２ス
イッチ回路がＯＮして、前記データが前記第１レジスタ
を通過して前記第２レジスタへ入力されることを特徴と
するシリアルアクセスメモリ。 【請求項２】 前記第１の転送回路から転送されたデー
タを遅延させる第１の遅延回路が、前記第１の転送回路
と前記第１の出力回路との間に接続されたことを特徴と
する請求項１記載のシリアルアクセスメモリ。 【請求項３】 前記第１の転送回路と前記第１の出力回
路との間に前記第１の遅延回路と並列に接続された第１
のバイパス回路であって、第１のバイパス信号に応答し
て前記第１の転送回路から転送されたデータを前記第１
の出力回路に転送する前記第１のバイパス回路を設けた
ことを特徴とする請求項２記載のシリアルアクセスメモ
リ。 【請求項４】 前記第２の転送回路と前記第２の出力回
路との間に接続され、前記第２の転送回路から転送され
たデータを遅延させる第２の遅延回路と、 前記第２の転送回路と前記第２の出力回路との間に前記
第２の遅延回路と並列に接続された第２のバイパス回路
であって、第２のバイパス信号に応答して前記第２の転
送回路から転送されたデータを前記第２の出力回路に転
送する前記第２のバイパス回路とを設けたことを特徴と
する請求項３記載のシリアルアクセスメモリ。 【請求項５】 前記第１の転送回路と前記第１の出力回
路との間に直列に接続された第１及び第２のフリップフ
ロップ回路と、 前記第１の転送回路と前記第１の出力回路との間に前記
第１及び第２のフリップフロップ回路に並列に接続され
た第１のトランジスタであって、第１の選択信号に応答
して前記第１の転送回路と前記第１の出力回路との間を
導通状態にする前記第１のトランジスタと、 前記第１のフリップフロップ回路と前記第１の出力回路
との間に前記第２のフリップフロップ回路に並列に接続
された第２のトランジスタであって、第２の選択信号に
応答して前記第１のフリップフロップ回路と前記第１の
出力回路との間を導通状態にする前記第２のトランジス
タとを有することを特徴とする請求項１記載のシリアル
アクセスメモリ。 【請求項６】 前記第２の転送回路と前記第２の出力回
路との間に直列に接続された第３及び第４のフリップフ
ロップ回路と、 前記第２の転送回路と前記第２の出力回路との間に前記
第３及び第４のフリップフロップ回路に並列に接続され
た第３のトランジスタであって、第３の選択信号に応答
して前記第２の転送回路と前記第２の出力回路との間を
導通状態にする前記第３のトランジスタと、 前記第３のフリップフロップ回路と前記第２の出力回路
との間に前記第４のフリップフロップ回路に並列に接続
された第４のトランジスタであって、第４の選択信号に
応答して前記第３のフリップフロップ回路と前記第２の
出力回路との間を導通状態にする前記第４のトランジス
タとを有することを特徴とする請求項５記載のシリアル
アクセスメモリ。 【請求項７】 前記第１のレジスタを構成するトランジ
スタのディメンジョンは、前記第２のレジスタを構成す
るトランジスタのディメンジョンより小さいことを特徴
とする請求項１記載のシリアルアクセスメモリ。 【請求項８】 前記複数の第２のレジスタと駆動電源と
の間に第１の抵抗が接続されることを特徴とする請求項
１記載のシリアルアクセスメモリ。 【請求項９】 前記複数の第１のレジスタと前記駆動電
源との間に第２の抵抗が接続されることを特徴とする請
求項８記載のシリアルアクセスメモリ。 【請求項１０】 前記第１及び第２のレジスタは、第１
のインバータと第２のインバータとから構成され、前記
第１のインバータの出力は前記第２のインバータの入力
に接続され、前記第２のインバータの出力は前記第１の
インバータの入力に接続されることを特徴とする請求項
１記載のシリアルアクセスメモリ。 【請求項１１】 前記第１及び第２のインバータはクロ
ックドインバータであることを特徴とする請求項１０記
載のシリアルアクセスメモリ。 【請求項１２】 データを記憶する複数のメモリセルが
配置されたメモリセルアレイと、前記メモリセルアレイ
に第１のスイッチ回路を介して接続された第１のレジス
タと、第２のスイッチ回路を介して前記第１のレジスタ
に接続された第２のレジスタとを備え、 前記第１のスイッチ回路及び前記第２のスイッチ回路が
ＯＮ状態の場合、前記メモリアレイから前記第２のレジ
スタへ前記第１のレジスタを通過して前記データが転送
され、前記第１のスイッチ回路がＯＮ状態、前記第２の
スイッチ回路がＯＦＦ状態の場合、前記メモリセルアレ
イから前記第１のレジスタへ前記データが転送されるこ
とを特徴とするシリアルアクセスメモリ。 【請求項１３】 前記第１のレジスタを構成するトラン
ジスタのディメンジョンは、前記第２のレジスタを構成
するトランジスタのディメンジョンより小さいことを特
徴とする請求項１２記載のシリアルアクセスメモリ。 【請求項１４】 前記第１及び第２のレジスタは、第１
のインバータと第２のインバータとから構成され、前記
第１のインバータの出力は前記第２のインバータの入力
に接続され、前記第２のインバータの出力は前記第１の
インバータの入力に接続されることを特徴とする請求項
１２記載のシリアルアクセスメモリ。 【請求項１５】 前記第１及び第２インバータと駆動電
源との間に第１の抵抗が接続されることを特徴とする請
求項１４記載のシリアルアクセスメモリ。 【請求項１６】 前記第１のレジスタのインバータを構
成するトランジスタのディメンジョンは、前記第２のレ
ジスタのインバータを構成するトランジスタのディメン
ジョンより小さいことを特徴とする請求項１４記載のシ
リアルアクセスメモリ。 【請求項１７】 第１の転送期間ではメモリセルアレイ
内から読み出された第１のデータを第１のレジスタへ、
第２の転送期間では前記メモリセル内から読み出された
前記第２のデータを第２のレジスタへ転送するシリアル
アクセスメモリのデータ転送方法において、前記第２の
データは前記第１のレジスタ内を通過して前記第２のレ
ジスタへ転送されることを特徴とするシリアルアクセス
メモリのデータ転送方法。 【請求項１８】 データを記憶する第１のメモリセル
と、前記第１のメモリセルに第１のトランジスタを介し
て接続された第１のレジスタと、前記第１のレジスタに
第２のトランジスタを介して接続された第２のレジスタ
と、第１または第２の論理レベルを有する第１の制御信
号を前記第１のトランジスタに供給する第１の制御信号
供給線と、第１または第２の論理レベルを有する第２の
制御信号を前記第２のトランジスタに供給する第２の制
御信号供給線とを備え、前記第１の制御信号が前記第１
の論理レベルを有し、前記第２の制御信号が前記第２の
論理レベルを有する場合、前記第１のトランジスタがＯ
Ｎし、前記第２のトランジスタがＯＦＦして、前記デー
タが前記第１のレジスタへ入力され、前記第１の制御信
号が前記第１の論理レベルを有し、前記第２の制御信号
が前記第１の論理レベルを有する場合、前記第１のトラ
ンジスタがＯＮし、前記第２のトランジスタがＯＮし
て、前記データが前記第１のレジスタを通過して前記第
２のレジスタへ入力されることを特徴とするシリアルア
クセスメモリ。 【請求項１９】 前記第１のレジスタを構成するトラン
ジスタのディメンジョンは、前記第２のレジスタを構成
するトランジスタのディメンジョンより小さいことを特
徴とする請求項１８記載のシリアルアクセスメモリ。 【請求項２０】 前記第２のレジスタは駆動電源に接続
され、前記第２のレジスタと前記駆動電源との間に第１
の抵抗が接続されることを特徴とする請求項１８記載の
シリアルアクセスメモリ。 【請求項２１】 前記第１のレジスタは駆動電源に接続
され、前記第１のレジスタと前記駆動電源との間に第２
の抵抗が接続されることを特徴とする請求項２０記載の
シリアルアクセスメモリ。 【請求項２２】 前記第１及び第２のレジスタは２つの
インバータから構成され、一方のインバータの出力は他
方のインバータの入力に接続され、前記他方のインバー
タの出力は前記一方のインバータの入力に接続されるこ
とを特徴とする請求項１８記載のシリアルアクセスメモ
リ。 【請求項２３】 前記第１のレジスタのインバータを構
成するトランジスタのディメンジョンは、前記第２のレ
ジスタのインバータを構成するトランジスタのディメン
ジョンより小さいことを特徴とする請求項２２記載のシ
リアルアクセスメモリ。 【請求項２４】 記憶回路内から読み出されたデータを
直列に接続された第１及び第２のレジスタにデータを転
送するデータ転送方法において、前記第１のレジスタに
データを転送する場合、前記記憶回路から直接、データ
を転送し、前記第２のレジスタにデータを転送する場
合、前記第１のレジスタを通過して前記第２のレジスタ
へデータを転送するデータの転送方法。 【請求項２５】 第１のシリアルアクセスメモリ部であ
って、 第１のワード線と、前記第１のワード線に交差するよう
に配置された第１のビット線対と、前記第１のワード線
と前記第１のビット線対との交点に接続され、第１のデ
ータを記憶する第１のメモリセルと、前記第１のビット
線対に接続され、前記第１のデータが入力される出力レ
ジスタと、前記第１のビット線対と前記出力レジスタと
の間に接続された第１スイッチ回路であって、第１の制
御信号に応答して前記第１のビット線対間と前記出力レ
ジスタとの間を導通状態にし、前記第１のデータを前記
出力レジスタへ転送する前記第１スイッチ回路と、前記
出力レジスタに接続されたデータバスと、前記データバ
スに接続された出力回路と、前記出力レジスタと前記デ
ータバスとの間に接続された第１の転送回路であって、
第１のカラム信号に応答して前記第１のデータを前記デ
ータバスに転送する前記第１の転送回路とを備えた前記
第１のシリアルアクセスメモリ部と、 第２のシリアルアクセスメモリ部であって、第２のワー
ド線と、前記第２のワード線に交差するように配置され
た第２のビット線対と、前記第２のワード線と前記第２
のビット線対との交点に接続され、第２のデータを記憶
する第２のメモリセルと、前記第２のビット線対と前記
データバスとの間に接続され、前記第１のデータが入力
される入力レジスタと、前記第２のビット線対と前記入
力レジスタとの間に接続された第２スイッチ回路であっ
て、第２の制御信号に応答して前記第２のビット線対間
と前記第入力レジスタとの間を導通状態にし、前記第１
のデータを前記第２のビット線対に与える前記第２スイ
ッチ回路と、前記入力レジスタと前記第データバスとの
間に接続された第２の転送回路であって、第２のカラム
信号に応答して前記データバス上の前記第１のデータを
前記入力レジスタに転送する前記第２の転送回路とを備
えた前記第２のシリアルアクセスメモリ部と、 前記第１の転送回路に前記第１のカラム信号を与え、前
記第２の転送回路に前記第２のカラム信号を与えるＹデ
コーダ回路と、 前記データバスと前記第２の転送回路との間に接続され
た遅延回路であって、前記データバス上の前記第１のデ
ータを所定期間遅延させて前記第２の転送回路に与える
前記遅延回路とを有することを特徴とするシリアルアク
セスメモリ装置。 【請求項２６】 前記データバスに接続された初期化回
路であって、初期化信号に応答して前記第１のデータが
与えられた前記データバスを所定電位にする前記初期化
回路を有することを特徴とする請求項２５記載のシリア
ルアクセスメモリ装置。 【請求項２７】 前記遅延回路と前記第２の転送回路と
の間に配置され、前記転送回路から与えられた前記第１
のデータを記憶するデータ記憶回路を有することを特徴
とする請求項２５記載のシリアルアクセスメモリ。 【請求項２８】 前記遅延回路と前記第２の転送回路と
の間に配置され、前記転送回路から与えられた前記第１
のデータを記憶するデータ記憶回路を有することを特徴
とする請求項２６記載のシリアルアクセスメモリ。 【請求項２９】 前記第１のワード線に第１の選択信号
を与える第１のＸデコーダ回路と、前記第２のワード線
に第２の選択信号を与える第２のＸデコーダ回路と、前
記第１及び第２のＸデコーダに共通のアドレスを与える
アドレスカウンタを有することを特徴とする請求項２５
記載のシリアルアクセスメモリ。 【請求項３０】 前記第１のワード線に第１の選択信号
を与える第１のＸデコーダ回路と、前記第２のワード線
に第２の選択信号を与える第２のＸデコーダ回路と、前
記第１及び第２のＸデコーダに共通のアドレスを与える
アドレスカウンタを有することを特徴とする請求項２８
記載のシリアルアクセスメモリ。 【請求項３１】 請求項２５記載の前記シリアルアクセ
スメモリ装置と、前記シリアルアクセスメモリ装置の前
記出力回路から出力データを受け取り、前記出力データ
をデジタル値からアナログ値へ変換し出力するＤ／Ａ変
換回路と、前記シリアルアクセスメモリ装置及び前記Ｄ
／Ａ変換回路を制御する制御回路と、前記Ｄ／Ａ変換回
路からの出力に従って画像を画面に表示する表示部とを
有することを特徴とする表示装置。 【請求項３２】 前記所定期間の遅延は、遅延制御信号
の論理レベルの変化に応じて起こされることを特徴とす
る請求項２８記載のシリアルアクセスメモリ。 【請求項３３】 請求項２５記載のシリアルアクセスメ
モリ装置がパッケージ樹脂で覆われた半導体記憶装置。 【請求項３４】 第１のクロック信号及びそれに連続す
る第２のクロック信号を発生するクロック信号発生回路
と、 前記第１のクロック信号に応答してデータを出力する第
１のシリアルアクセスメモリ部と、 前記第２のクロック信号に応答して前記データが入力さ
れる第２のシリアルアクセスメモリ部と、 前記第１のシリアルアクセスメモリと前記第２のシリア
ルアクセスメモリとの間に接続され、前記第１のシリア
ルアクセスメモリからの前記データを所定期間遅延させ
て前記第２のシリアルアクセスメモリへ与える遅延回路
とを有することを特徴とするシリアルアクセスメモリ装
置。 【請求項３５】 前記第１のシリアルアクセスメモリ部
と前記遅延回路との間に配置され、前記データを転送す
るデータバスと、前記データバスに接続された初期化回
路であって、初期化信号に応答して前記データが与えら
れた前記データバスを所定電位にする前記初期化回路を
有することを特徴とする請求項３４記載のシリアルアク
セスメモリ装置。 【請求項３６】 前記遅延回路と前記第２のシリアルア
クセスメモリ部との間に配置され、前記遅延回路から出
力された遅延された前記データを記憶する記憶回路を有
することを特徴とする請求項３５記載のシリアルアクセ
スメモリ。 【請求項３７】 請求項３４記載の前記シリアルアクセ
スメモリ装置と、前記シリアルアクセスメモリ装置から
前記データを受け取り、前記データをデジタル値からア
ナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリ
アルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御
する制御回路と、前記Ｄ／Ａ変換回路からの出力に従っ
て画像を画面に表示する表示部とを有することを特徴と
する表示装置。 【請求項３８】 前記所定期間の遅延は、遅延制御信号
の論理レベルの変化に応じて起こされることを特徴とす
る請求項３６記載のシリアルアクセスメモリ。 【請求項３９】 請求項３４記載のシリアルアクセスメ
モリ装置がパッケージ樹脂で覆われた半導体記憶装置。 【請求項４０】 第１のクロック信号に応答して第１の
シリアルアクセスメモリからデータを出力するステップ
と、 前記データを所定期間遅延させた後、前記第１のクロッ
ク信号に連続する第２のクロック信号に応答して第２の
シリアルアクセスメモリへ前記データを与えるステップ
とを有することを特徴とするシリアルアクセスメモリの
データ転送方法。 【請求項４１】 前記第１のシリアルアクセスメモリか
ら出力されるデータはデータバス上に与えられ、前記デ
ータバスに前記データが与えられた後、直ちに前記デー
タバスを所定の電位にプリチャージすることを特徴とす
る請求項４０記載のシリアルアクセスメモリのデータ転
送方法。 【請求項４２】 前記所定期間の遅延は、遅延制御信号
の論理レベルの変化に応じて起こされることを特徴とす
る請求項４１記載のシリアルアクセスメモリのデータ転
送方法。 【請求項４３】 各々データを格納する複数のメモリセ
ルが配置された第１のメモリセルアレイと、 前記複数のメモリセルの中から所望のメモリセルに格納
されたデータが読み出されるデータバスと、 前記データバスに接続される出力回路と、 前記所望のメモリセルから読み出されたデータが入力さ
れる第２のメモリセルアレイと、 前記データバスと前記第２のメモリセルアレイとの間に
接続され、前記読み出されたデータを所定期間遅延させ
て前記第２のメモリセルアレイに与える遅延回路とを有
することを特徴とするシリアルアクセスメモリ装置。 【請求項４４】 前記データバスに接続された初期化回
路であって、初期化信号に応答して前記データが与えら
れた前記データバスを所定電位にする前記初期化回路を
有することを特徴とする請求項４３記載のシリアルアク
セスメモリ装置。 【請求項４５】 前記遅延回路と前記第２のメモリセル
アレイとの間に配置され、前記遅延回路から出力される
遅延された前記データを記憶する記憶回路を有すること
を特徴とする請求項４４記載のシリアルアクセスメモ
リ。 【請求項４６】 請求項４３記載の前記シリアルアクセ
スメモリ装置と、前記シリアルアクセスメモリ装置から
前記データを受け取り、前記データをデジタル値からア
ナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリ
アルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御
する制御回路と、前記Ｄ／Ａ変換回路からの出力に従っ
て画像を画面に表示する表示部とを有することを特徴と
する表示装置。 【請求項４７】 前記所定期間の遅延は、遅延制御信号
の論理レベルの変化に応じて起こされることを特徴とす
る請求項４５記載のシリアルアクセスメモリ。 【請求項４８】 請求項４３記載のシリアルアクセスメ
モリ装置がパッケージ樹脂で覆われた半導体記憶装置。 【請求項５０】 メモリセル内に格納されたデータを出
力する第１のシリアルアクセスメモリ部と、 前記データが入力される第２のシリアルアクセスメモリ
部と、 前記第１のシリアルアクセスメモリ部と前記第２のシリ
アルアクセスメモリ部との間に接続された遅延回路であ
って、前記第１のシリアルアクセスメモリ部からの前記
データを所定期間遅延させて、前記第２のシリアルアク
セスメモリ部へ与える前記遅延回路とを有することを特
徴とするシリアルアクセスメモリ装置。 【請求項５１】 前記第１のシリアルアクセスメモリ部
と前記遅延回路との間に配置され、前記データを転送す
るデータバスと、前記データバスに接続された初期化回
路であって、初期化信号に応答して前記データが与えら
れた前記データバスを所定電位にする前記初期化回路を
有することを特徴とする請求項５０記載のシリアルアク
セスメモリ装置。 【請求項５２】 前記遅延回路と前記第２のシリアルア
クセスメモリ部との間に配置され、前記遅延回路から出
力された遅延された前記データを記憶する記憶回路を有
することを特徴とする請求項５１記載のシリアルアクセ
スメモリ装置。 【請求項５３】 請求項５０記載の前記シリアルアクセ
スメモリ装置と、前記シリアルアクセスメモリ装置から
前記データを受け取り、前記データをデジタル値からア
ナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリ
アルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御
する制御回路と、前記Ｄ／Ａ変換回路からの出力に従っ
て画像を画面に表示する表示部とを有することを特徴と
する表示装置。 【請求項５４】 前記所定期間の遅延は、遅延制御信号
の論理レベルの変化に応じて起こされることを特徴とす
る請求項５２記載のシリアルアクセスメモリ。 【請求項５５】 請求項５０記載のシリアルアクセスメ
モリ装置がパッケージ樹脂で覆われた半導体記憶装置。
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| EP94308279A EP0653761B1 (en) | 1993-11-11 | 1994-11-10 | A serial access memory |
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| KR1019940029660A KR100338270B1 (ko) | 1993-11-11 | 1994-11-11 | 시리얼액세스메모리와데이터전송방법 |
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|---|---|---|---|---|
| KR100486131B1 (ko) * | 1996-08-20 | 2005-07-07 | 소니 가부시끼 가이샤 | 반도체기억장치 |
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