JPH10302469A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10302469A JPH10302469A JP9109423A JP10942397A JPH10302469A JP H10302469 A JPH10302469 A JP H10302469A JP 9109423 A JP9109423 A JP 9109423A JP 10942397 A JP10942397 A JP 10942397A JP H10302469 A JPH10302469 A JP H10302469A
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- Japan
- Prior art keywords
- bit line
- memory cell
- potential
- transfer gate
- cell array
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】消費電力を抑えてメモリセルへの再書き込みを
確実に行う。 【解決手段】センスアンプとビット線対との接続と分離
を行うビット線対選択用のビット線トランスファゲート
のゲート電極を、アクティブ期間におけるセンスアンプ
の活性化時にフローティング状態にする。そして、ビッ
ト線対のプリチャージ電位を電源電圧Ｖｃｃの半分より
低い、例えばグランド電位Ｖｓｓにして、アクティブ時
にセンスアンプによりビット線の電位を電源電圧Ｖｃｃ
あるいはそれに相当する高い電圧まで駆動させる方式を
採用する。センスアンプの増幅動作により、複数のビッ
ト線対の一方は必ず低い電位から電源電圧Ｖｃｃレベル
或いはそれに相当する高い電圧まで駆動されることを利
用して、フローティング状態にあるゲート電極の電位を
容量結合によりより高く昇圧させて、再書き込み時のビ
ット線の電位をセンスアンプにより駆動される高い電
圧、例えば電源電圧まで上昇させることができる。
確実に行う。 【解決手段】センスアンプとビット線対との接続と分離
を行うビット線対選択用のビット線トランスファゲート
のゲート電極を、アクティブ期間におけるセンスアンプ
の活性化時にフローティング状態にする。そして、ビッ
ト線対のプリチャージ電位を電源電圧Ｖｃｃの半分より
低い、例えばグランド電位Ｖｓｓにして、アクティブ時
にセンスアンプによりビット線の電位を電源電圧Ｖｃｃ
あるいはそれに相当する高い電圧まで駆動させる方式を
採用する。センスアンプの増幅動作により、複数のビッ
ト線対の一方は必ず低い電位から電源電圧Ｖｃｃレベル
或いはそれに相当する高い電圧まで駆動されることを利
用して、フローティング状態にあるゲート電極の電位を
容量結合によりより高く昇圧させて、再書き込み時のビ
ット線の電位をセンスアンプにより駆動される高い電
圧、例えば電源電圧まで上昇させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
かかり、両側のビット線対が共通のセンスアンプを利用
するシェアードセンスアンプ方式におけるビット線対選
択用のビット線トランスファゲートの新規な駆動に関す
る。
かかり、両側のビット線対が共通のセンスアンプを利用
するシェアードセンスアンプ方式におけるビット線対選
択用のビット線トランスファゲートの新規な駆動に関す
る。
【０００２】
【従来の技術】ダイナミック型のランダム・アクセス・
メモリ（ＤＲＡＭ）は、大容量化と共に低電源電圧化及
び低消費電力化を要求されている。電源電圧Ｖｃｃは、
従来の５Ｖから３Ｖと低下し、チップ内では電源電圧Ｖ
ｃｃを昇圧して例えば５Ｖの昇圧電源電圧Ｖｐｐが生成
される。
メモリ（ＤＲＡＭ）は、大容量化と共に低電源電圧化及
び低消費電力化を要求されている。電源電圧Ｖｃｃは、
従来の５Ｖから３Ｖと低下し、チップ内では電源電圧Ｖ
ｃｃを昇圧して例えば５Ｖの昇圧電源電圧Ｖｐｐが生成
される。
【０００３】一方、大容量化の要請に応じるために、２
つのメモリセルアレイの間にセンスアンプアレイを配置
し、それぞれのビット線対でセンスアンプを共有するシ
ェアードセンスアンプ方式が用いられている。このシェ
アードセンスアンプ方式では、センスアンプのアレイの
共有化によりその数を減らすことができる。但し、その
為にはビット線対とセンスアンプとの間に両者の接続と
分離を行うビット線対選択用のビット線トランスファゲ
ートを設け、選択されたメモリセルアレイ側のビット線
対をセンスアンプに接続し、非選択側のメモリセルアレ
イのビット線対をセンスアンプから分離させる必要があ
る。
つのメモリセルアレイの間にセンスアンプアレイを配置
し、それぞれのビット線対でセンスアンプを共有するシ
ェアードセンスアンプ方式が用いられている。このシェ
アードセンスアンプ方式では、センスアンプのアレイの
共有化によりその数を減らすことができる。但し、その
為にはビット線対とセンスアンプとの間に両者の接続と
分離を行うビット線対選択用のビット線トランスファゲ
ートを設け、選択されたメモリセルアレイ側のビット線
対をセンスアンプに接続し、非選択側のメモリセルアレ
イのビット線対をセンスアンプから分離させる必要があ
る。
【０００４】その為に、プリチャージ期間に両側のビッ
ト線トランスファゲートを導通し、アクティブ期間に非
選択側のビット線トランスファゲートを非道通にし、選
択側のビット線トランスファゲートの導通を維持するビ
ット線トランスファゲート駆動回路が設けられる。この
ビット線トランスファゲート駆動回路は、具体的には、
ビット線トランスファゲートのゲート電極の電位を、プ
リチャージ時に内部電源よりも高いＨレベルにし、アク
ティブ時に非選択側をＬレベルに下げて選択側を高いＨ
レベルに維持する。
ト線トランスファゲートを導通し、アクティブ期間に非
選択側のビット線トランスファゲートを非道通にし、選
択側のビット線トランスファゲートの導通を維持するビ
ット線トランスファゲート駆動回路が設けられる。この
ビット線トランスファゲート駆動回路は、具体的には、
ビット線トランスファゲートのゲート電極の電位を、プ
リチャージ時に内部電源よりも高いＨレベルにし、アク
ティブ時に非選択側をＬレベルに下げて選択側を高いＨ
レベルに維持する。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭでは、メモリ
セルに設けられた電荷蓄積用の容量の電荷蓄積状態によ
ってそのメモリセルに接続されるビット線の電位を変化
させ、その変化した微少電位をセンスアンプで検出す
る。このように、ＤＲＡＭは破壊読み出しであるため、
センスアンプでビット線対の電位差を検出して増幅した
後に、その電位を再度ビット線を経由してメモリセルの
容量に再書き込みをする必要がある。
セルに設けられた電荷蓄積用の容量の電荷蓄積状態によ
ってそのメモリセルに接続されるビット線の電位を変化
させ、その変化した微少電位をセンスアンプで検出す
る。このように、ＤＲＡＭは破壊読み出しであるため、
センスアンプでビット線対の電位差を検出して増幅した
後に、その電位を再度ビット線を経由してメモリセルの
容量に再書き込みをする必要がある。
【０００６】近年におけるＤＲＡＭの大容量化によりメ
モリセルの容量は非常に小さくなり、再書き込みにおい
てはＨレベル側のビット線の電位を十分に高いレベルま
で駆動することが必要である。その為には、上記したビ
ット線トランスファゲートのゲート電極の電位をアクテ
ィブ期間の再書き込み時に、ビット線に与えたい高い電
位よりも高い電位まで引き上げることが必要になる。例
えば、Ｈレベル側のビット線電位を電源電圧Ｖｃｃレベ
ルにする場合は、ビット線トランスファゲートのゲート
電圧を電源電圧Ｖｃｃよりも高い昇圧電源Ｖｐｐレベル
まで引き上げることが必要になる。
モリセルの容量は非常に小さくなり、再書き込みにおい
てはＨレベル側のビット線の電位を十分に高いレベルま
で駆動することが必要である。その為には、上記したビ
ット線トランスファゲートのゲート電極の電位をアクテ
ィブ期間の再書き込み時に、ビット線に与えたい高い電
位よりも高い電位まで引き上げることが必要になる。例
えば、Ｈレベル側のビット線電位を電源電圧Ｖｃｃレベ
ルにする場合は、ビット線トランスファゲートのゲート
電圧を電源電圧Ｖｃｃよりも高い昇圧電源Ｖｐｐレベル
まで引き上げることが必要になる。
【０００７】しかしながら、昇圧電源Ｖｐｐはチップ内
で生成され消費電力を増大させる原因となる。特に、ビ
ット線トランスファゲートの駆動回路は、多数のビット
線対とセンスアンプとの間にそれぞれ設けられるビット
線トランスファゲートのゲート電極を駆動することが要
求され、その駆動すべき負荷容量が大きく、上記の昇圧
電源レベルまでの駆動による消費電力は極めて大きくな
る。
で生成され消費電力を増大させる原因となる。特に、ビ
ット線トランスファゲートの駆動回路は、多数のビット
線対とセンスアンプとの間にそれぞれ設けられるビット
線トランスファゲートのゲート電極を駆動することが要
求され、その駆動すべき負荷容量が大きく、上記の昇圧
電源レベルまでの駆動による消費電力は極めて大きくな
る。
【０００８】かかる消費電力の増加は、チップの温度上
昇を伴い、大容量化と高速動作の大きな弊害となる。
昇を伴い、大容量化と高速動作の大きな弊害となる。
【０００９】そこで、本発明の目的は、上記の問題点を
解決し、ビット線トランスファゲート駆動回路の消費電
力を削減した半導体記憶装置を提供することにある。
解決し、ビット線トランスファゲート駆動回路の消費電
力を削減した半導体記憶装置を提供することにある。
【００１０】更に、本発明の別の目的は、昇圧電源を使
用せず電源電圧で動作するビット線トランスファゲート
駆動回路を有する半導体記憶装置を提供することにある
用せず電源電圧で動作するビット線トランスファゲート
駆動回路を有する半導体記憶装置を提供することにある
【００１１】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、センスアンプとビット線対との接続と分
離を行うビット線対選択用のビット線トランスファゲー
トのゲート電極を、アクティブ期間におけるセンスアン
プの活性化時にフローティング状態にする。そして、ビ
ット線対のプリチャージ電位を電源電圧Ｖｃｃの半分よ
り低い、例えばグランド電位Ｖｓｓにして、アクティブ
時にセンスアンプによりビット線の電位を電源電圧Ｖｃ
ｃあるいはそれに相当する高い電圧まで駆動させる方式
を採用する。
に、本発明は、センスアンプとビット線対との接続と分
離を行うビット線対選択用のビット線トランスファゲー
トのゲート電極を、アクティブ期間におけるセンスアン
プの活性化時にフローティング状態にする。そして、ビ
ット線対のプリチャージ電位を電源電圧Ｖｃｃの半分よ
り低い、例えばグランド電位Ｖｓｓにして、アクティブ
時にセンスアンプによりビット線の電位を電源電圧Ｖｃ
ｃあるいはそれに相当する高い電圧まで駆動させる方式
を採用する。
【００１２】センスアンプの増幅動作により、複数のビ
ット線対の一方は必ず低い電位から電源電圧Ｖｃｃレベ
ル或いはそれに相当する高い電圧まで駆動されることを
利用して、フローティング状態にあるゲート電極の電位
を容量結合によりより高く昇圧させて、再書き込み時の
ビット線の電位をセンスアンプにより駆動される高い電
圧、例えば電源電圧まで上昇させることができる。
ット線対の一方は必ず低い電位から電源電圧Ｖｃｃレベ
ル或いはそれに相当する高い電圧まで駆動されることを
利用して、フローティング状態にあるゲート電極の電位
を容量結合によりより高く昇圧させて、再書き込み時の
ビット線の電位をセンスアンプにより駆動される高い電
圧、例えば電源電圧まで上昇させることができる。
【００１３】即ち、本発明は、複数のワード線と、それ
に交差する複数のビット線対と、該交差部に設けられる
メモリセルを有する第一及び第二のメモリセルアレイ
と、プリチャージ期間に前記ビット線対を共に第一の電
位に駆動するプリチャージ回路と、前記第一及び第二の
メモリセルアレイの間に配置され、アクティブ期間に該
ビット線対の電位差を検出して一方のビット線を前記第
一の電位より高い第二の電位に駆動するセンスアンプ列
と、前記第一のメモリセルアレイのビット線対と前記セ
ンスアンプとの間にそれぞれ設けられ、前記第一のメモ
リセルアレイが選択された時に導通する第一のビット線
対選択用のビット線トランスファゲートと、前記第二の
メモリセルアレイのビット線対と前記センスアンプとの
間にそれぞれ設けられ、前記第二のメモリセルアレイが
選択された時に導通する第二のビット線対選択用のビッ
ト線トランスファゲートと、前記第一または第二のビッ
ト線対選択用のビット線トランスファゲートのゲート電
極を、前記アクティブ期間であって対応するメモリセル
アレイが選択された時にフローティング状態にするビッ
ト線トランスファゲート駆動回路とを有することを特徴
とする。
に交差する複数のビット線対と、該交差部に設けられる
メモリセルを有する第一及び第二のメモリセルアレイ
と、プリチャージ期間に前記ビット線対を共に第一の電
位に駆動するプリチャージ回路と、前記第一及び第二の
メモリセルアレイの間に配置され、アクティブ期間に該
ビット線対の電位差を検出して一方のビット線を前記第
一の電位より高い第二の電位に駆動するセンスアンプ列
と、前記第一のメモリセルアレイのビット線対と前記セ
ンスアンプとの間にそれぞれ設けられ、前記第一のメモ
リセルアレイが選択された時に導通する第一のビット線
対選択用のビット線トランスファゲートと、前記第二の
メモリセルアレイのビット線対と前記センスアンプとの
間にそれぞれ設けられ、前記第二のメモリセルアレイが
選択された時に導通する第二のビット線対選択用のビッ
ト線トランスファゲートと、前記第一または第二のビッ
ト線対選択用のビット線トランスファゲートのゲート電
極を、前記アクティブ期間であって対応するメモリセル
アレイが選択された時にフローティング状態にするビッ
ト線トランスファゲート駆動回路とを有することを特徴
とする。
【００１４】かかる構成にすることで、ビット線トラン
スファゲート駆動回路は、ビット線トランスファゲート
のゲート電極をビット線のＨレベルより高い昇圧電源Ｖ
ｐｐまで駆動する必要はなく、単に電源電圧Ｖｃｃ或い
はそれに相当する高いレベルからフローティング状態に
するだけで、センスアンプの駆動動作に伴ってゲート電
極が自己昇圧される。したがって、消費電力を大幅に削
減することができる。
スファゲート駆動回路は、ビット線トランスファゲート
のゲート電極をビット線のＨレベルより高い昇圧電源Ｖ
ｐｐまで駆動する必要はなく、単に電源電圧Ｖｃｃ或い
はそれに相当する高いレベルからフローティング状態に
するだけで、センスアンプの駆動動作に伴ってゲート電
極が自己昇圧される。したがって、消費電力を大幅に削
減することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１６】図１は、本発明の実施の形態例のダイナミ
ック型メモリの一部構成図である。この構成例では、左
右に２つのメモリセルアレイ１０，２０が、センスアン
プアレイ３０の両側に配置される。各メモリセルアレイ
１０，２０には、図示しないワード線を選択して駆動す
るＸデコーダドライバ１２，２２が隣接して設けられ
る。センスアンプで増幅された読み出しデータは、図示
しない出力回路を経由して外部に出力される。
ック型メモリの一部構成図である。この構成例では、左
右に２つのメモリセルアレイ１０，２０が、センスアン
プアレイ３０の両側に配置される。各メモリセルアレイ
１０，２０には、図示しないワード線を選択して駆動す
るＸデコーダドライバ１２，２２が隣接して設けられ
る。センスアンプで増幅された読み出しデータは、図示
しない出力回路を経由して外部に出力される。
【００１７】この構成例では、２つのメモリセルアレイ
１０，２０の間にセンスアンプのアレイ３０が設けら
れ、両側のメモリセルアレイでそのセンスアンプを共有
する。その為に、図示しないビット線対接続用のビット
線トランスファゲートがセンスアンプとビット線対との
間に設けられ、そのビット線トランスファゲートを駆動
するビット線トランスファゲート駆動回路４０が設けら
れる。
１０，２０の間にセンスアンプのアレイ３０が設けら
れ、両側のメモリセルアレイでそのセンスアンプを共有
する。その為に、図示しないビット線対接続用のビット
線トランスファゲートがセンスアンプとビット線対との
間に設けられ、そのビット線トランスファゲートを駆動
するビット線トランスファゲート駆動回路４０が設けら
れる。
【００１８】一般には、図１に示されたメモリブロック
が複数設けられてメモリバンクを構成し、かかるメモリ
バンクが複数個設けられて、大容量の半導体記憶装置が
構成される。
が複数設けられてメモリバンクを構成し、かかるメモリ
バンクが複数個設けられて、大容量の半導体記憶装置が
構成される。
【００１９】図２は、図１の一部を拡大した回路図であ
る。各メモリセルアレイ１０，２０内には、それぞれ複
数のワード線ＷＬとそれと交差する複数のビット線対Ｂ
Ｌ、／ＢＬ（／ＢＬは、ＢＬバーを意味する。以下同様
とする。）が配置され、それらの交差部にメモリセルＭ
Ｃが配置される。それぞれのビット線対ＢＬ，／ＢＬの
間には、センスアンプＳＡが配置される。そして、セン
スアンプＳＡとビット線対との間には、それぞれビット
線対選択用のビット線トランスファゲートＱ00、Ｑ01、
Ｑ02、Ｑ03、Ｑ10、Ｑ11、Ｑ12、Ｑ13が設けられる。そ
して、それらのビット線トランスファゲートＱ00〜Ｑ03
及びＱ10〜Ｑ13は、ビット線トランスファゲート駆動回
路４２及び４４の出力ＢＬＴｌ及びＢＬＴｒによりその
ゲート電極が駆動される。
る。各メモリセルアレイ１０，２０内には、それぞれ複
数のワード線ＷＬとそれと交差する複数のビット線対Ｂ
Ｌ、／ＢＬ（／ＢＬは、ＢＬバーを意味する。以下同様
とする。）が配置され、それらの交差部にメモリセルＭ
Ｃが配置される。それぞれのビット線対ＢＬ，／ＢＬの
間には、センスアンプＳＡが配置される。そして、セン
スアンプＳＡとビット線対との間には、それぞれビット
線対選択用のビット線トランスファゲートＱ00、Ｑ01、
Ｑ02、Ｑ03、Ｑ10、Ｑ11、Ｑ12、Ｑ13が設けられる。そ
して、それらのビット線トランスファゲートＱ00〜Ｑ03
及びＱ10〜Ｑ13は、ビット線トランスファゲート駆動回
路４２及び４４の出力ＢＬＴｌ及びＢＬＴｒによりその
ゲート電極が駆動される。
【００２０】例えば、右側のメモリセルアレイ内のメモ
リセルＭＣが選択される場合は、ビット線トランスファ
ゲート駆動回路４２の出力ＢＬＴｌがＬレベルになり、
ビット線トランスファゲートＱ00〜Ｑ03が非導通にな
り、左側のメモリセルアレイ１０のビット線対はセンス
アンプＳＡから分離される。また、ビット線トランスフ
ァゲート駆動回路４４の出力ＢＬＴｒがＨレベルでフロ
ーティング状態になり、ビット線トランスファゲートＱ
10〜Ｑ13が導通状態になり、右側のメモリセルアレイ２
０のビット線対はセンスアンプＳＡに接続される。その
結果、右側のメモリセルアレイ２０内のビット線対の微
少電位差がそれぞれ対応するメモリセルＳＡにより検出
されて増幅される。図中、選択信号Ａ，／Ａは、左右の
メモリセルアレイを選択する信号であり、例えば、選択
信号Ａが右側のメモリセルアレイ２０を選択し、選択信
号／Ａが左側のメモリセルアレイ１０を選択する。Ｘデ
コーダドライバ１２，２２は、それぞれのメモリセルア
レイ内の複数のワード線から一本を選択して駆動する。
リセルＭＣが選択される場合は、ビット線トランスファ
ゲート駆動回路４２の出力ＢＬＴｌがＬレベルになり、
ビット線トランスファゲートＱ00〜Ｑ03が非導通にな
り、左側のメモリセルアレイ１０のビット線対はセンス
アンプＳＡから分離される。また、ビット線トランスフ
ァゲート駆動回路４４の出力ＢＬＴｒがＨレベルでフロ
ーティング状態になり、ビット線トランスファゲートＱ
10〜Ｑ13が導通状態になり、右側のメモリセルアレイ２
０のビット線対はセンスアンプＳＡに接続される。その
結果、右側のメモリセルアレイ２０内のビット線対の微
少電位差がそれぞれ対応するメモリセルＳＡにより検出
されて増幅される。図中、選択信号Ａ，／Ａは、左右の
メモリセルアレイを選択する信号であり、例えば、選択
信号Ａが右側のメモリセルアレイ２０を選択し、選択信
号／Ａが左側のメモリセルアレイ１０を選択する。Ｘデ
コーダドライバ１２，２２は、それぞれのメモリセルア
レイ内の複数のワード線から一本を選択して駆動する。
【００２１】図３は、ビット線対とセンスアンプとの関
係を示すより詳細な回路図である。左右のメモリセルア
レイ１０，２０内には、それぞれワード線ＷＬ１，ＷＬ
２が設けられる。ワード線は図示しないが複数本設けら
れる。そして、ワード線ＷＬ１，ＷＬ２とビット線／Ｂ
Ｌとの交差部に、メモリセルＭＣ１，ＭＣ２が設けられ
る。それぞれのメモリセルは、１個のトランジスタＱ
１，Ｑ２と１個の容量Ｃ１、Ｃ２で構成される。また、
ダミーワード線ＤＷＬ１とＤＷＬ２とがセンスアンプＳ
Ａが配置されるビット線トランスファゲートＱ00、
Ｑ01、Ｑ10、Ｑ11の内側に配置される。そして、ダミー
ワード線ＤＷＬ１，ＤＷＬ２とビット線ＢＬ，／ＢＬと
の交差部には、ダミーセルＤＣ１，ＤＣ２がそれぞれ設
けられる。図３の例では、ダミーセルＤＣ１，ＤＣ２は
それぞれ所定の結合容量からなる。そして、ダミーセル
ＤＣ１，ＤＣ２は、左右のメモリセルアレイ１０，２０
で共用される。
係を示すより詳細な回路図である。左右のメモリセルア
レイ１０，２０内には、それぞれワード線ＷＬ１，ＷＬ
２が設けられる。ワード線は図示しないが複数本設けら
れる。そして、ワード線ＷＬ１，ＷＬ２とビット線／Ｂ
Ｌとの交差部に、メモリセルＭＣ１，ＭＣ２が設けられ
る。それぞれのメモリセルは、１個のトランジスタＱ
１，Ｑ２と１個の容量Ｃ１、Ｃ２で構成される。また、
ダミーワード線ＤＷＬ１とＤＷＬ２とがセンスアンプＳ
Ａが配置されるビット線トランスファゲートＱ00、
Ｑ01、Ｑ10、Ｑ11の内側に配置される。そして、ダミー
ワード線ＤＷＬ１，ＤＷＬ２とビット線ＢＬ，／ＢＬと
の交差部には、ダミーセルＤＣ１，ＤＣ２がそれぞれ設
けられる。図３の例では、ダミーセルＤＣ１，ＤＣ２は
それぞれ所定の結合容量からなる。そして、ダミーセル
ＤＣ１，ＤＣ２は、左右のメモリセルアレイ１０，２０
で共用される。
【００２２】左右のメモリセルアレイ１０，２０の間の
センスアンプアレイ３０には、ＣＭＯＳのラッチ回路か
らなるセンスアンプＳＡと、ビット線対をグランド電位
Ｖｓｓにプリチャージするビット線プリチャージ回路Ｂ
Ｐとが設けられる。
センスアンプアレイ３０には、ＣＭＯＳのラッチ回路か
らなるセンスアンプＳＡと、ビット線対をグランド電位
Ｖｓｓにプリチャージするビット線プリチャージ回路Ｂ
Ｐとが設けられる。
【００２３】センスアンプＳＡは、Ｐ型ＭＯＳトランジ
スタＱ25とＮ型ＭＯＳトランジスタＱ26からなるＣＭＯ
Ｓインバータと、Ｐ型ＭＯＳトランジスタＱ27とＮ型Ｍ
ＯＳトランジスタＱ28からなるＣＭＯＳインバータとを
交差接続してなる。そして、Ｎ型のＭＯＳトランジスタ
Ｑ26、 Ｑ28の共通ソースはグランド電位に接続され、Ｐ
型のＭＯＳトランジスタＱ25、Ｑ27の共通ソースには、
センスアンプの活性化信号ＰＳＡが与えられる。
スタＱ25とＮ型ＭＯＳトランジスタＱ26からなるＣＭＯ
Ｓインバータと、Ｐ型ＭＯＳトランジスタＱ27とＮ型Ｍ
ＯＳトランジスタＱ28からなるＣＭＯＳインバータとを
交差接続してなる。そして、Ｎ型のＭＯＳトランジスタ
Ｑ26、 Ｑ28の共通ソースはグランド電位に接続され、Ｐ
型のＭＯＳトランジスタＱ25、Ｑ27の共通ソースには、
センスアンプの活性化信号ＰＳＡが与えられる。
【００２４】ビット線プリチャージ回路ＢＰは、ビット
線対をショートするトランジスタＱ 29とビット線対をグ
ランド電位Ｖｓｓにする接地用のトランジスタＱ30、Ｑ
31を有する。これらのトランジスタは、ビット線リセッ
ト信号ＢＲＳにより制御されて導通される。
線対をショートするトランジスタＱ 29とビット線対をグ
ランド電位Ｖｓｓにする接地用のトランジスタＱ30、Ｑ
31を有する。これらのトランジスタは、ビット線リセッ
ト信号ＢＲＳにより制御されて導通される。
【００２５】図３の例では、Ｎ型ＭＯＳトランジスタの
ビット線トランスファゲートＱ00、Ｑ01、Ｑ10、Ｑ11の
ゲート電極は、それぞれ駆動信号ＢＬＴｌとＢＬＴｒに
より駆動される。そして、その駆動信号ＢＬＴｌは、駆
動回路４３とＮ型ＭＯＳトランジスタＱ20からなるビッ
ト線トランスファゲート駆動回路４２により生成され
る。トランジスタＱ20は、駆動信号ＢＬＴｌをフローテ
ィング状態にする為のカットトランジスタであり、フロ
ーティング制御信号ｃｇｌにより制御される。一方、駆
動信号ＢＬＴｒは、駆動回路４５とＮ型ＭＯＳトランジ
スタＱ22からなるビット線トランスファゲート駆動回路
４４により生成される。トランジスタＱ22は、駆動信号
ＢＬＴｒをフローティング状態にする為のカットトラン
ジスタであり、フローティング制御信号ｃｇｒにより制
御される。
ビット線トランスファゲートＱ00、Ｑ01、Ｑ10、Ｑ11の
ゲート電極は、それぞれ駆動信号ＢＬＴｌとＢＬＴｒに
より駆動される。そして、その駆動信号ＢＬＴｌは、駆
動回路４３とＮ型ＭＯＳトランジスタＱ20からなるビッ
ト線トランスファゲート駆動回路４２により生成され
る。トランジスタＱ20は、駆動信号ＢＬＴｌをフローテ
ィング状態にする為のカットトランジスタであり、フロ
ーティング制御信号ｃｇｌにより制御される。一方、駆
動信号ＢＬＴｒは、駆動回路４５とＮ型ＭＯＳトランジ
スタＱ22からなるビット線トランスファゲート駆動回路
４４により生成される。トランジスタＱ22は、駆動信号
ＢＬＴｒをフローティング状態にする為のカットトラン
ジスタであり、フローティング制御信号ｃｇｒにより制
御される。
【００２６】それぞれの駆動回路４３，４５は、それぞ
れメモリセルアレイ選択信号Ａ、／Ａを与えられて、ア
クティブ時に非選択側の出力ｂｌｔｌ、ｂｌｔｒをＬレ
ベルに、選択側の出力ｂｌｔｌ、ｂｌｔｒをＨレベル
（電源電圧Ｖｃｃレベル）に維持する。また、アクティ
ブ時には、センスアンプＳＡの活性化信号ＰＳＡの立ち
上がる前に、フローティング制御信号ｃｇｌまたはｃｇ
ｒのうち選択セルアレイ側の制御信号が昇圧電圧Ｖｐｐ
から電源電圧Ｖｃｃまで下げられて、対応するトランジ
スタＱ20、Ｑ22を非導通にする。その結果、選択された
側の駆動信号ＢＬＴｌ、ＢＬＴｒの信号線がフローティ
ング状態になる。
れメモリセルアレイ選択信号Ａ、／Ａを与えられて、ア
クティブ時に非選択側の出力ｂｌｔｌ、ｂｌｔｒをＬレ
ベルに、選択側の出力ｂｌｔｌ、ｂｌｔｒをＨレベル
（電源電圧Ｖｃｃレベル）に維持する。また、アクティ
ブ時には、センスアンプＳＡの活性化信号ＰＳＡの立ち
上がる前に、フローティング制御信号ｃｇｌまたはｃｇ
ｒのうち選択セルアレイ側の制御信号が昇圧電圧Ｖｐｐ
から電源電圧Ｖｃｃまで下げられて、対応するトランジ
スタＱ20、Ｑ22を非導通にする。その結果、選択された
側の駆動信号ＢＬＴｌ、ＢＬＴｒの信号線がフローティ
ング状態になる。
【００２７】図３の例では、更に、駆動信号ＢＬＴｌ、
ＢＬＴｒの信号線がビット線トランスファゲートＱ00、
Ｑ01、Ｑ10、Ｑ11のゲート電極に接続され、それらのゲ
ート電極とセンスアンプ側のビット線対ＢＬ，／ＢＬと
の間に結合容量Ｃ00、Ｃ01、Ｃ10、Ｃ11が配置される。
これらの結合容量は、ビット線トランスファゲート
Ｑ 00、Ｑ01、Ｑ10、Ｑ11のゲート・ドレイン或いはゲー
ト・ソース間の寄生容量を利用してもよく、或いは積極
的に結合容量を形成してもよい。結合容量は、再書き込
み時の制御信号ＢＬＴｌ、ＢＬＴｒのブースト効率（昇
圧効率）を上げる為にはできるだけ大きい値にすること
が望ましい。
ＢＬＴｒの信号線がビット線トランスファゲートＱ00、
Ｑ01、Ｑ10、Ｑ11のゲート電極に接続され、それらのゲ
ート電極とセンスアンプ側のビット線対ＢＬ，／ＢＬと
の間に結合容量Ｃ00、Ｃ01、Ｃ10、Ｃ11が配置される。
これらの結合容量は、ビット線トランスファゲート
Ｑ 00、Ｑ01、Ｑ10、Ｑ11のゲート・ドレイン或いはゲー
ト・ソース間の寄生容量を利用してもよく、或いは積極
的に結合容量を形成してもよい。結合容量は、再書き込
み時の制御信号ＢＬＴｌ、ＢＬＴｒのブースト効率（昇
圧効率）を上げる為にはできるだけ大きい値にすること
が望ましい。
【００２８】上記の結合容量を代表してＣｇとし、制御
信号線ＢＬＴｌ、ＢＬＴｒのセンスアンプ１個あたりの
容量をＣL とすると、ブースト効率η（Ｖboost ／Ｖｉ
ｎ）は、 η≒Ｃｇ／（２Ｃｇ＋ＣL ） となる。したがって、結合容量Ｃｇを大きくすると、最
大でブースト率は５０％になることが理解される。この
点は、後述するメモリの動作説明により明白に理解され
る。
信号線ＢＬＴｌ、ＢＬＴｒのセンスアンプ１個あたりの
容量をＣL とすると、ブースト効率η（Ｖboost ／Ｖｉ
ｎ）は、 η≒Ｃｇ／（２Ｃｇ＋ＣL ） となる。したがって、結合容量Ｃｇを大きくすると、最
大でブースト率は５０％になることが理解される。この
点は、後述するメモリの動作説明により明白に理解され
る。
【００２９】図４は、図３のメモリ回路の動作を説明す
る信号波形図である。図４には、プリチャージ期間、ア
クティブ期間そして再度プリチャージ期間が示されてい
る。アクティブ期間が終了する時に、ビット線リセット
信号ＢＲＳの発生によりプリチャージ回路ＢＰの各トラ
ンジスタが導通状態になり、ビット線対ＢＬ，／ＢＬが
ショートされると共にグランド電位Ｖｓｓにプリチャー
ジされる。また、駆動回路４３，４５の出力ｂｌｔｌと
ｂｌｔｒは電源電圧Ｖｃｃ（例えば３Ｖ）のレベルにさ
れ、コントロール信号ｃｇｌとｃｇｒが共に昇圧電源Ｖ
ｐｐ（例えば５Ｖ）にされる。その結果、駆動信号ＢＬ
ＴｌとＢＬＴｒは共に電源電圧Ｖｃｃレベルになる。
る信号波形図である。図４には、プリチャージ期間、ア
クティブ期間そして再度プリチャージ期間が示されてい
る。アクティブ期間が終了する時に、ビット線リセット
信号ＢＲＳの発生によりプリチャージ回路ＢＰの各トラ
ンジスタが導通状態になり、ビット線対ＢＬ，／ＢＬが
ショートされると共にグランド電位Ｖｓｓにプリチャー
ジされる。また、駆動回路４３，４５の出力ｂｌｔｌと
ｂｌｔｒは電源電圧Ｖｃｃ（例えば３Ｖ）のレベルにさ
れ、コントロール信号ｃｇｌとｃｇｒが共に昇圧電源Ｖ
ｐｐ（例えば５Ｖ）にされる。その結果、駆動信号ＢＬ
ＴｌとＢＬＴｒは共に電源電圧Ｖｃｃレベルになる。
【００３０】アクティブ期間に入ると、メモリセルアレ
イ１０，２０の選択信号Ａ、／Ａにしたがって、駆動回
路４３，４５の出力ｂｌｔｌまたはｂｌｔｒの一方がグ
ランド電位Ｖｓｓに下げられる。図４の例では、メモリ
セルアレイ１０側が選択された例であり、駆動回路４５
の出力ｂｌｔｒがＬレベルに下げられる。その結果、駆
動信号ＢＬＴｒも同様にＬレベルに下がる。
イ１０，２０の選択信号Ａ、／Ａにしたがって、駆動回
路４３，４５の出力ｂｌｔｌまたはｂｌｔｒの一方がグ
ランド電位Ｖｓｓに下げられる。図４の例では、メモリ
セルアレイ１０側が選択された例であり、駆動回路４５
の出力ｂｌｔｒがＬレベルに下げられる。その結果、駆
動信号ＢＬＴｒも同様にＬレベルに下がる。
【００３１】一方、コントロール信号ｃｇｒは昇圧電源
Ｖｐｐに維持されるが、選択側のコントロール信号ｃｇ
ｌが昇圧電源Ｖｐｐから電源電圧Ｖｃｃまで下げられ
る。その結果、トランジスタＷ20のゲート・ソース間電
圧が閾値電圧Ｖｔｈ未満となり非導通になり、駆動信号
ＢＬＴｌの信号線はフローティング状態になる。
Ｖｐｐに維持されるが、選択側のコントロール信号ｃｇ
ｌが昇圧電源Ｖｐｐから電源電圧Ｖｃｃまで下げられ
る。その結果、トランジスタＷ20のゲート・ソース間電
圧が閾値電圧Ｖｔｈ未満となり非導通になり、駆動信号
ＢＬＴｌの信号線はフローティング状態になる。
【００３２】そこで、左側のメモリセルアレイ１０のワ
ード線ＷＬとダミーワード線ＤＷＬとが立ち上がる。こ
のワード線の立ち上がりレベルは、通常、電源電圧Ｖｃ
ｃよりも高い例えば昇圧電源Ｖｐｐレベルである。本実
施の形態例では、ビット線対のプリチャージレベルがグ
ランド電位Ｖｓｓである。そこで、ダミーワード線ＤＷ
Ｌの立ち上がりに応答して、結合容量ＤＣ１によるカッ
プリングによりレファレンス側のビット線ＢＬの電位が
グランド電位から所定電圧Ｖｒｅｆに上昇する。一方、
ワード線ＷＬの立ち上がりにより、メモリセルＭＣ１の
選択トランジスタＱ１が導通し、セル容量Ｃ１に電荷が
蓄積されている場合と蓄積されていない場合とにしたが
って、ビット線／ＢＬの電位がグランド電位から所定電
圧上昇するか、グランド電位のままかとなる。
ード線ＷＬとダミーワード線ＤＷＬとが立ち上がる。こ
のワード線の立ち上がりレベルは、通常、電源電圧Ｖｃ
ｃよりも高い例えば昇圧電源Ｖｐｐレベルである。本実
施の形態例では、ビット線対のプリチャージレベルがグ
ランド電位Ｖｓｓである。そこで、ダミーワード線ＤＷ
Ｌの立ち上がりに応答して、結合容量ＤＣ１によるカッ
プリングによりレファレンス側のビット線ＢＬの電位が
グランド電位から所定電圧Ｖｒｅｆに上昇する。一方、
ワード線ＷＬの立ち上がりにより、メモリセルＭＣ１の
選択トランジスタＱ１が導通し、セル容量Ｃ１に電荷が
蓄積されている場合と蓄積されていない場合とにしたが
って、ビット線／ＢＬの電位がグランド電位から所定電
圧上昇するか、グランド電位のままかとなる。
【００３３】このビット線／ＢＬの上昇電圧は、セル容
量Ｃ１内の電圧Ｖｃｅｌｌをビット線／ＢＬの容量ＣB
とセル容量Ｃ１との容量比である、Ｃ１／（ＣB ＋Ｃ
１）にしたがう割合できまる電圧となる。セル容量Ｃ１
内に電荷が蓄積されていた場合のビット線の上昇電圧
が、上記したダミーワード線によるビット線の上昇電圧
Ｖｒｅｆの約２倍になるように、ダミーセルの容量、セ
ル容量及びビット線容量が設計される。
量Ｃ１内の電圧Ｖｃｅｌｌをビット線／ＢＬの容量ＣB
とセル容量Ｃ１との容量比である、Ｃ１／（ＣB ＋Ｃ
１）にしたがう割合できまる電圧となる。セル容量Ｃ１
内に電荷が蓄積されていた場合のビット線の上昇電圧
が、上記したダミーワード線によるビット線の上昇電圧
Ｖｒｅｆの約２倍になるように、ダミーセルの容量、セ
ル容量及びビット線容量が設計される。
【００３４】このようにしてビット線対に発生した微少
な電位差が、センスアンプＳＡを活性化することにより
検出され、増幅される。具体的には、センスアンプの活
性化信号ＰＳＡの上昇により、ビット線対の電位差がＰ
型トランジスタＱ25とＱ27からなる差動増幅器により検
出され、Ｈ側のビット線のノードがＰ型トランジスタＱ
25またはＱ27により、電源電圧Ｖｃｃレベルまで増幅、
駆動される。
な電位差が、センスアンプＳＡを活性化することにより
検出され、増幅される。具体的には、センスアンプの活
性化信号ＰＳＡの上昇により、ビット線対の電位差がＰ
型トランジスタＱ25とＱ27からなる差動増幅器により検
出され、Ｈ側のビット線のノードがＰ型トランジスタＱ
25またはＱ27により、電源電圧Ｖｃｃレベルまで増幅、
駆動される。
【００３５】このセンスアンプの活性化に先だって、上
記した通り、駆動信号線ＢＬＴｌはフローティング状態
にある。したがって、ビット線ＢＬまたは／ＢＬの電源
電圧Ｖｃｃへの上昇に応答して、結合容量Ｃ00またはＣ
01による自己昇圧作用により、駆動信号ＢＬＴｌの信号
線は昇圧される。
記した通り、駆動信号線ＢＬＴｌはフローティング状態
にある。したがって、ビット線ＢＬまたは／ＢＬの電源
電圧Ｖｃｃへの上昇に応答して、結合容量Ｃ00またはＣ
01による自己昇圧作用により、駆動信号ＢＬＴｌの信号
線は昇圧される。
【００３６】上記した通り、ブースト効率η（Ｖboost
／Ｖｉｎ）が、 η＝Ｃｇ／（２Ｃｇ＋ＣL ） であり、最大で５０％とすると、電源電圧Ｖｃｃが３Ｖ
で、昇圧前の駆動信号ＢＬＴｌの電圧も電源電圧Ｖｃｃ
レベルの３Ｖとすると、上記の自己昇圧により駆動信号
ＢＬＴｌは４．５Ｖまで上昇する。したがって、ビット
線トランスファゲートＱ00またはＱ01の閾値電圧が１．
５Ｖ以下であれば、メモリセルの再書き込みレベルは電
源電圧Ｖｃｃレベルの３Ｖとなる。
／Ｖｉｎ）が、 η＝Ｃｇ／（２Ｃｇ＋ＣL ） であり、最大で５０％とすると、電源電圧Ｖｃｃが３Ｖ
で、昇圧前の駆動信号ＢＬＴｌの電圧も電源電圧Ｖｃｃ
レベルの３Ｖとすると、上記の自己昇圧により駆動信号
ＢＬＴｌは４．５Ｖまで上昇する。したがって、ビット
線トランスファゲートＱ00またはＱ01の閾値電圧が１．
５Ｖ以下であれば、メモリセルの再書き込みレベルは電
源電圧Ｖｃｃレベルの３Ｖとなる。
【００３７】やがて、アクティブ期間が終了すると、ビ
ット線のリセット信号ＢＲＳの立ち上がりに応答して、
ビット線対ＢＬ，／ＢＬは、グランド電位Ｖｓｓにプリ
チャージされる。
ット線のリセット信号ＢＲＳの立ち上がりに応答して、
ビット線対ＢＬ，／ＢＬは、グランド電位Ｖｓｓにプリ
チャージされる。
【００３８】以上の様に、ビット線トランスファゲート
駆動回路４２と４４は、昇圧電源Ｖｐｐを利用して駆動
信号ＢＬＴｌまたはＢＬＴｒに昇圧電位を与えることな
く、駆動信号ＢＬＴｌまたはＢＬＴｒの信号線を自己昇
圧させることができる。したがって、消費電力を大きく
削減することができる。
駆動回路４２と４４は、昇圧電源Ｖｐｐを利用して駆動
信号ＢＬＴｌまたはＢＬＴｒに昇圧電位を与えることな
く、駆動信号ＢＬＴｌまたはＢＬＴｒの信号線を自己昇
圧させることができる。したがって、消費電力を大きく
削減することができる。
【００３９】本実施の形態例では、駆動信号ＢＬＴｌま
たはＢＬＴｒを自己昇圧させる為に、ビット線のプリチ
ャージレベルを電源電圧Ｖｃｃより十分低い電位にし、
その電位から電源電圧Ｖｃｃレベルまでのビット線の駆
動を利用している。一般に、電源電圧Ｖｃｃの低電圧化
により、従来の電源電圧Ｖｃｃの１／２レベルにプリチ
ャージする方式は採用が困難になる。即ち、低電圧化
（例えば２Ｖなど）した電源電圧Ｖｃｃの１／２レベル
近辺のビット線の電位では、センスアンプ内の差動アン
プを構成するトランジスタの閾値電圧に近づき、そのト
ランジスタを導通させることができなくなる。そこで、
ビット線のプリチャージレベルをグランド電位Ｖｓｓな
ど十分に低いレベルにして、センスアンプ回路内のＰ型
トランジスタによる差動増幅機能を利用する方式が有望
になる。しかも、プリチャージ期間中にビット線対を共
にグランド電位に下げればよいので、プリチャージの為
の電力を消費することもない。但し、その場合は、ダミ
ーセルを設けて反対側のビット線にレファレンス電位を
生成させることが必要になる。
たはＢＬＴｒを自己昇圧させる為に、ビット線のプリチ
ャージレベルを電源電圧Ｖｃｃより十分低い電位にし、
その電位から電源電圧Ｖｃｃレベルまでのビット線の駆
動を利用している。一般に、電源電圧Ｖｃｃの低電圧化
により、従来の電源電圧Ｖｃｃの１／２レベルにプリチ
ャージする方式は採用が困難になる。即ち、低電圧化
（例えば２Ｖなど）した電源電圧Ｖｃｃの１／２レベル
近辺のビット線の電位では、センスアンプ内の差動アン
プを構成するトランジスタの閾値電圧に近づき、そのト
ランジスタを導通させることができなくなる。そこで、
ビット線のプリチャージレベルをグランド電位Ｖｓｓな
ど十分に低いレベルにして、センスアンプ回路内のＰ型
トランジスタによる差動増幅機能を利用する方式が有望
になる。しかも、プリチャージ期間中にビット線対を共
にグランド電位に下げればよいので、プリチャージの為
の電力を消費することもない。但し、その場合は、ダミ
ーセルを設けて反対側のビット線にレファレンス電位を
生成させることが必要になる。
【００４０】また、ビット線のＨレベル側の電位は、必
ずしも電源電圧Ｖｃｃレベルである必要はない。メモリ
セルの容量やビット線の容量などから、最適な高い電圧
に設定可能である。その場合は、センスアンプにより駆
動されるＨレベルの電位は、そのビット線のＨレベルの
電位に整合される。そして、ビット線トランスファゲー
トのゲート電極をフローティング状態にすることによ
り、上記と同様の動作を可能にする。
ずしも電源電圧Ｖｃｃレベルである必要はない。メモリ
セルの容量やビット線の容量などから、最適な高い電圧
に設定可能である。その場合は、センスアンプにより駆
動されるＨレベルの電位は、そのビット線のＨレベルの
電位に整合される。そして、ビット線トランスファゲー
トのゲート電極をフローティング状態にすることによ
り、上記と同様の動作を可能にする。
【００４１】図５は、ビット線トランスファゲート駆動
回路４２，４４の具体的な例を示す回路図である。この
ビット線トランスファゲート駆動回路４２，４４は、図
３に示した駆動回路４３と４５及びカット用トランジス
タＱ20、Ｑ22を有する。
回路４２，４４の具体的な例を示す回路図である。この
ビット線トランスファゲート駆動回路４２，４４は、図
３に示した駆動回路４３と４５及びカット用トランジス
タＱ20、Ｑ22を有する。
【００４２】この回路例では、メモリセルアレイ選択信
号Ａ、／Ａにしたがって、インバータ５４，５５及びイ
ンバータ５６，５７により出力ｂｌｔｌまたはｂｌｔｒ
が生成される。この出力は、Ｈレベルは電源電圧Ｖｃｃ
レベルになる。一方、コントロール信号ｃｇｌ、ｃｇｒ
は、ＮＡＮＤゲート５１，５２，５３とレベル変換機能
付きインバータ５８，５９、及び昇圧電圧Ｖｐｐに接続
されるＰ型トランジスタＰ02、Ｐ04と電源Ｖｃｃに接続
されるＰ型トランジスタＰ03、Ｐ05からなるコントロー
ル信号生成回路で生成される。
号Ａ、／Ａにしたがって、インバータ５４，５５及びイ
ンバータ５６，５７により出力ｂｌｔｌまたはｂｌｔｒ
が生成される。この出力は、Ｈレベルは電源電圧Ｖｃｃ
レベルになる。一方、コントロール信号ｃｇｌ、ｃｇｒ
は、ＮＡＮＤゲート５１，５２，５３とレベル変換機能
付きインバータ５８，５９、及び昇圧電圧Ｖｐｐに接続
されるＰ型トランジスタＰ02、Ｐ04と電源Ｖｃｃに接続
されるＰ型トランジスタＰ03、Ｐ05からなるコントロー
ル信号生成回路で生成される。
【００４３】この回路において、特に示していない限
り、Ｐ型のトランジスタのバックゲートには電源電圧Ｖ
ｃｃが印加され、Ｎ型のトランジスタのバックゲートに
はグランド電位Ｖｓｓが印加される。
り、Ｐ型のトランジスタのバックゲートには電源電圧Ｖ
ｃｃが印加され、Ｎ型のトランジスタのバックゲートに
はグランド電位Ｖｓｓが印加される。
【００４４】図６は、上記のレベル変換機能付きのイン
バータ５８，５９の詳細回路図である。Ｈレベルが電源
電圧Ｖｃｃの入力ｉｎに対して、Ｈレベルが昇圧電源Ｖ
ｐｐの反転出力ｏｕｔが生成される。入力ｉｎがＨレベ
ルとすると、Ｎ型トランジスタＮ02がオン、Ｎ型トラン
ジスタＮ03がオフとなる。その結果、Ｐ型トランジスタ
Ｐ07によりノードｎ１が昇圧電源Ｖｐｐレベルまで上昇
し、Ｐ型トランジスタＰ06の非導通が補償されて、出力
ｏｕｔにはグランド電位のＬレベルになる。また、入力
ｉｎがＬレベルの場合は、トランジスタＮ02がオフ、ト
ランジスタＮ03がオンになり、出力ｏｕｔには、昇圧電
源ＶｐｐレベルのＨレベルが出力される。
バータ５８，５９の詳細回路図である。Ｈレベルが電源
電圧Ｖｃｃの入力ｉｎに対して、Ｈレベルが昇圧電源Ｖ
ｐｐの反転出力ｏｕｔが生成される。入力ｉｎがＨレベ
ルとすると、Ｎ型トランジスタＮ02がオン、Ｎ型トラン
ジスタＮ03がオフとなる。その結果、Ｐ型トランジスタ
Ｐ07によりノードｎ１が昇圧電源Ｖｐｐレベルまで上昇
し、Ｐ型トランジスタＰ06の非導通が補償されて、出力
ｏｕｔにはグランド電位のＬレベルになる。また、入力
ｉｎがＬレベルの場合は、トランジスタＮ02がオフ、ト
ランジスタＮ03がオンになり、出力ｏｕｔには、昇圧電
源ＶｐｐレベルのＨレベルが出力される。
【００４５】図５に戻り、その動作を説明する。まず、
プリチャージ期間において、メモリセルアレイ選択信号
Ａ，／Ａは共にＨレベルである。したがって、出力ｂｌ
ｔｌとｂｌｔｒは共に電源電圧Ｖｃｃレベルである。ま
た、ＮＡＮＤ５１の出力はＬレベルとなり、ＮＡＮＤ５
２，５３の出力は共にＨレベルとなる。その結果、イン
バータ５８，５９の出力がＬレベルになり、トランジス
タＰ02とＰ04が導通し、コントロール信号ｃｇｌとｃｇ
ｒは共に昇圧電源Ｖｐｐレベルになる。したがって、駆
動信号ＢＬＴｌとＢＬＴｒも共に電源電圧Ｖｃｃレベル
である。
プリチャージ期間において、メモリセルアレイ選択信号
Ａ，／Ａは共にＨレベルである。したがって、出力ｂｌ
ｔｌとｂｌｔｒは共に電源電圧Ｖｃｃレベルである。ま
た、ＮＡＮＤ５１の出力はＬレベルとなり、ＮＡＮＤ５
２，５３の出力は共にＨレベルとなる。その結果、イン
バータ５８，５９の出力がＬレベルになり、トランジス
タＰ02とＰ04が導通し、コントロール信号ｃｇｌとｃｇ
ｒは共に昇圧電源Ｖｐｐレベルになる。したがって、駆
動信号ＢＬＴｌとＢＬＴｒも共に電源電圧Ｖｃｃレベル
である。
【００４６】次に、アクティブ期間になると、選択信号
Ａ，／Ａのいずれか一方がＬレベルになる。今仮に、図
３の左側のセルアレイが選択されたとすると、選択信号
ＡがＨレベルのままで、選択信号／ＡがＬレベルにな
る。その結果、ＮＡＮＤゲート５１の出力はＨレベルと
なり、ＮＡＮＤゲート５２の出力がＬレベル、ＮＡＮＤ
ゲート５３の出力がＨレベルとなる。したがって、イン
バータ５８の出力は昇圧電源Ｖｐｐレベルとなりトラン
ジスタＰ02が非導通、トランジスタＰ03が導通となり、
コントロール信号ｃｇｌを電源電圧Ｖｃｃレベルに低下
させる。一方、インバータ５９の出力はＬレベルのまま
で、コントロール信号ｃｇｒは昇圧電源Ｖｐｐのレベル
のままである。
Ａ，／Ａのいずれか一方がＬレベルになる。今仮に、図
３の左側のセルアレイが選択されたとすると、選択信号
ＡがＨレベルのままで、選択信号／ＡがＬレベルにな
る。その結果、ＮＡＮＤゲート５１の出力はＨレベルと
なり、ＮＡＮＤゲート５２の出力がＬレベル、ＮＡＮＤ
ゲート５３の出力がＨレベルとなる。したがって、イン
バータ５８の出力は昇圧電源Ｖｐｐレベルとなりトラン
ジスタＰ02が非導通、トランジスタＰ03が導通となり、
コントロール信号ｃｇｌを電源電圧Ｖｃｃレベルに低下
させる。一方、インバータ５９の出力はＬレベルのまま
で、コントロール信号ｃｇｒは昇圧電源Ｖｐｐのレベル
のままである。
【００４７】上記のコントロール信号ｃｇｌの電源電圧
Ｖｃｃレベルへの低下により、駆動信号ＢＬＴｌの信号
線はフローティング状態となる。一方、コントロール信
号ｃｇｒの昇圧電源Ｖｐｐ維持により、駆動信号ＢＬＴ
ｒ側は、出力ｂｌｔｒのＬレベルへの低下に応答してグ
ランド電位Ｖｓｓまで低下する。
Ｖｃｃレベルへの低下により、駆動信号ＢＬＴｌの信号
線はフローティング状態となる。一方、コントロール信
号ｃｇｒの昇圧電源Ｖｐｐ維持により、駆動信号ＢＬＴ
ｒ側は、出力ｂｌｔｒのＬレベルへの低下に応答してグ
ランド電位Ｖｓｓまで低下する。
【００４８】以上の通り、図５に示したビット線トラン
スファゲート駆動回路は、メモリセルアレイ選択信号
Ａ，／Ａに従って、アクティブ期間に、選択側の駆動信
号線ＢＬＴｌをフローティング状態にし、非選択側の駆
動信号線ＢＬＴｒをＬレベルにする。そして、プリチャ
ージ期間に、両駆動信号ＢＬＴｌとＢＬＴｒとは共に電
源電圧Ｖｃｃレベルになる。
スファゲート駆動回路は、メモリセルアレイ選択信号
Ａ，／Ａに従って、アクティブ期間に、選択側の駆動信
号線ＢＬＴｌをフローティング状態にし、非選択側の駆
動信号線ＢＬＴｒをＬレベルにする。そして、プリチャ
ージ期間に、両駆動信号ＢＬＴｌとＢＬＴｒとは共に電
源電圧Ｖｃｃレベルになる。
【００４９】尚、コントロール信号ｃｇｌ、ｃｇｒは昇
圧電源Ｖｐｐまで上昇させられるが、このコントロール
信号は単にカット用のトランジスタＱ20とＱ22のゲート
電極を駆動するだけであり、それほどの電力の消費には
ならない。
圧電源Ｖｐｐまで上昇させられるが、このコントロール
信号は単にカット用のトランジスタＱ20とＱ22のゲート
電極を駆動するだけであり、それほどの電力の消費には
ならない。
【００５０】図７は、ビット線トランスファゲート駆動
回路の別の例を示す回路図である。この例は、図５に比
較して回路が簡素化され、コントロール信号ｃｇｌ、ｃ
ｇｒを必要としない。そして、図３の如くカット用のト
ランジスタも必要ない。但し、駆動回路の出力段はＮ型
のトランジスタのプッシュプル構成になっており、且つ
出力の駆動信号線ＢＬＴｌ、ＢＬＴｒに対してクランプ
回路６７，６８が設けられている。
回路の別の例を示す回路図である。この例は、図５に比
較して回路が簡素化され、コントロール信号ｃｇｌ、ｃ
ｇｒを必要としない。そして、図３の如くカット用のト
ランジスタも必要ない。但し、駆動回路の出力段はＮ型
のトランジスタのプッシュプル構成になっており、且つ
出力の駆動信号線ＢＬＴｌ、ＢＬＴｒに対してクランプ
回路６７，６８が設けられている。
【００５１】このビット線トランスファゲート駆動回路
は、コントロール信号／ａｃｔを使用する。このコント
ロール信号／ａｃｔは、プリチャージ期間はＨレベル、
アクティブ期間はＬレベルになる制御信号である。メモ
リセルアレイ選択信号Ａ，／Ａがそれぞれのビット線ト
ランスファゲート駆動回路４２，４４に与えられる。こ
の例では、それぞれの駆動回路の出力はＮ型トランジス
タＮ10、Ｎ11及びＮ12、Ｎ13で構成され、それぞれレベ
ル変換機能付きインバータ６２，６５と通常のインバー
タ６３，６６によりそれぞれ駆動される。６１，６４は
コントロール信号／ａｃｔと選択信号Ａ，／Ａが入力さ
れるＮＡＮＤゲートである。また、出力の制御信号端Ｂ
ＬＴｌ、ＢＬＴｒには、電源電圧Ｖｃｃから３段のトラ
ンジスタダイオードＮ14，Ｎ15、Ｎ16の閾値上がったレ
ベルにクランプするクランプ回路６７，６８が接続され
る。
は、コントロール信号／ａｃｔを使用する。このコント
ロール信号／ａｃｔは、プリチャージ期間はＨレベル、
アクティブ期間はＬレベルになる制御信号である。メモ
リセルアレイ選択信号Ａ，／Ａがそれぞれのビット線ト
ランスファゲート駆動回路４２，４４に与えられる。こ
の例では、それぞれの駆動回路の出力はＮ型トランジス
タＮ10、Ｎ11及びＮ12、Ｎ13で構成され、それぞれレベ
ル変換機能付きインバータ６２，６５と通常のインバー
タ６３，６６によりそれぞれ駆動される。６１，６４は
コントロール信号／ａｃｔと選択信号Ａ，／Ａが入力さ
れるＮＡＮＤゲートである。また、出力の制御信号端Ｂ
ＬＴｌ、ＢＬＴｒには、電源電圧Ｖｃｃから３段のトラ
ンジスタダイオードＮ14，Ｎ15、Ｎ16の閾値上がったレ
ベルにクランプするクランプ回路６７，６８が接続され
る。
【００５２】この駆動回路の動作を説明すると、プリチ
ャージ期間は、コントロール信号／ａｃｔがＨレベルで
あり、両選択信号Ａ，／ＡがＨレベルであるので、ＮＡ
ＮＤゲート６１，６４の出力は共にＬレベル、インバー
タ６２，６５は昇圧電源Ｖｐｐのレベルになる。その結
果、トランジスタＮ10、Ｎ12が導通し、両制御信号ＢＬ
Ｔｌ、ＢＬＴｒは電源電圧Ｖｃｃレベルにある。
ャージ期間は、コントロール信号／ａｃｔがＨレベルで
あり、両選択信号Ａ，／ＡがＨレベルであるので、ＮＡ
ＮＤゲート６１，６４の出力は共にＬレベル、インバー
タ６２，６５は昇圧電源Ｖｐｐのレベルになる。その結
果、トランジスタＮ10、Ｎ12が導通し、両制御信号ＢＬ
Ｔｌ、ＢＬＴｒは電源電圧Ｖｃｃレベルにある。
【００５３】次に、アクティブ期間になると、コントロ
ール信号／ａｃｔがＬレベルになり、選択信号Ａ，／Ａ
の一方がＬレベルになる。上記の例にしたがい、選択信
号／ＡがＬレベルになったとすると、ＮＡＮＤゲート６
４の出力がＨレベル、インバータ６５の出力がＬレベル
となる。また、インバータ６６の出力がＨレベルとなる
ので、トランジスタＮ13が導通して、制御信号ＢＬＴｒ
はＬレベル（グランドレベル）に下がる。その結果、対
応するビット線トランスファゲートが非導通となり、ビ
ット線対をセンスアンプから分離する。一方、ＮＡＮＤ
ゲート６１の出力がＨレベル、インバータ６２の出力が
Ｌレベルとなり、トランジスタＮ10が非導通となる。ま
た、インバータ６３の出力もＬレベルであり、トランジ
スタＮ11も非導通となる。その結果、制御信号ＢＬＴｌ
の信号線は、フローティング状態になる。
ール信号／ａｃｔがＬレベルになり、選択信号Ａ，／Ａ
の一方がＬレベルになる。上記の例にしたがい、選択信
号／ＡがＬレベルになったとすると、ＮＡＮＤゲート６
４の出力がＨレベル、インバータ６５の出力がＬレベル
となる。また、インバータ６６の出力がＨレベルとなる
ので、トランジスタＮ13が導通して、制御信号ＢＬＴｒ
はＬレベル（グランドレベル）に下がる。その結果、対
応するビット線トランスファゲートが非導通となり、ビ
ット線対をセンスアンプから分離する。一方、ＮＡＮＤ
ゲート６１の出力がＨレベル、インバータ６２の出力が
Ｌレベルとなり、トランジスタＮ10が非導通となる。ま
た、インバータ６３の出力もＬレベルであり、トランジ
スタＮ11も非導通となる。その結果、制御信号ＢＬＴｌ
の信号線は、フローティング状態になる。
【００５４】制御信号ＢＬＴｌの信号線がフローティン
グ状態になると、ビット線トランスファゲートのゲート
電極がビット線の上昇に伴う容量カップリングで電源電
圧Ｖｃｃより高く昇圧される。そして、Ｈレベル側のメ
モリセルに電源電圧Ｖｃｃレベルでの再書き込みが行わ
れる。
グ状態になると、ビット線トランスファゲートのゲート
電極がビット線の上昇に伴う容量カップリングで電源電
圧Ｖｃｃより高く昇圧される。そして、Ｈレベル側のメ
モリセルに電源電圧Ｖｃｃレベルでの再書き込みが行わ
れる。
【００５５】尚、書き込み動作などが連続的に行われ
て、制御信号端ＢＬＴｒ、ＢＬＴｌがフローティング状
態のまま上記の昇圧動作が繰り返されると、制御信号端
ＢＬＴｒ、ＢＬＴｌに過大な電圧が印加される可能性が
あり、ビット線トランスファゲートのゲート絶縁膜の破
壊を招くことが考えられるので、この例では、上記した
クランプ回路５７，５８が設けられ、電源電圧Ｖｃｃよ
りトランジスタの閾値電圧の３倍のレベルより高くなる
ことが防止される。
て、制御信号端ＢＬＴｒ、ＢＬＴｌがフローティング状
態のまま上記の昇圧動作が繰り返されると、制御信号端
ＢＬＴｒ、ＢＬＴｌに過大な電圧が印加される可能性が
あり、ビット線トランスファゲートのゲート絶縁膜の破
壊を招くことが考えられるので、この例では、上記した
クランプ回路５７，５８が設けられ、電源電圧Ｖｃｃよ
りトランジスタの閾値電圧の３倍のレベルより高くなる
ことが防止される。
【００５６】図８は、ビット線トランスファゲート
Ｑ00、Ｑ01と結合容量Ｃ00、Ｃ01の具体的構成例を示す
レイアウト図である。図９は、図８のＸＸの部分の概略
断面図である。この構成例では、７０，７１がトランジ
スタ領域であり、それぞれの領域にビット線トランスフ
ァゲートＱ00，Ｑ01が形成される。７２は一層目のポリ
シリコン層で形成され、ビット線ＢＬ，／ＢＬが二層目
のポリシリコン層で形成される。図８の右側にセンスア
ンプＳＡが配置され、左側にメモリセルアレイが配置さ
れる。そして、ビット線トランスファゲートの制御信号
ＢＬＴｌの配線は、上層に設けられた例えば金属層で構
成され、図９に示される通り、一層目のポリシリコン７
２に接続される。この例では、結合容量Ｃ00、Ｃ01は、
一層目のポリシリコン層７２とそれに重なるセンスアン
プ側のビット線ＢＬ，／ＢＬを形成する二層目のポリシ
リコン層との間に形成される。
Ｑ00、Ｑ01と結合容量Ｃ00、Ｃ01の具体的構成例を示す
レイアウト図である。図９は、図８のＸＸの部分の概略
断面図である。この構成例では、７０，７１がトランジ
スタ領域であり、それぞれの領域にビット線トランスフ
ァゲートＱ00，Ｑ01が形成される。７２は一層目のポリ
シリコン層で形成され、ビット線ＢＬ，／ＢＬが二層目
のポリシリコン層で形成される。図８の右側にセンスア
ンプＳＡが配置され、左側にメモリセルアレイが配置さ
れる。そして、ビット線トランスファゲートの制御信号
ＢＬＴｌの配線は、上層に設けられた例えば金属層で構
成され、図９に示される通り、一層目のポリシリコン７
２に接続される。この例では、結合容量Ｃ00、Ｃ01は、
一層目のポリシリコン層７２とそれに重なるセンスアン
プ側のビット線ＢＬ，／ＢＬを形成する二層目のポリシ
リコン層との間に形成される。
【００５７】図１０は、ビット線トランスファゲートＱ
00、Ｑ01と結合容量Ｃ00、Ｃ01の他の具体的構成例を示
すレイアウト図である。図１１は、図１０のＹＹの部分
の概略断面図である。この構成例では、トランジスタ領
域７４，７５内にビット線トランスファゲートＱ00とＱ
01とを形成するとともに、結合容量Ｃ00、Ｃ01も形成す
る。そして、一層目ポリシリコン７６と基板８０内に形
成されたＮ型領域７７，７８及びその間のチャネル領域
との間に結合容量が形成される。それ以外の点は、図
８，９の例と同じである。
00、Ｑ01と結合容量Ｃ00、Ｃ01の他の具体的構成例を示
すレイアウト図である。図１１は、図１０のＹＹの部分
の概略断面図である。この構成例では、トランジスタ領
域７４，７５内にビット線トランスファゲートＱ00とＱ
01とを形成するとともに、結合容量Ｃ00、Ｃ01も形成す
る。そして、一層目ポリシリコン７６と基板８０内に形
成されたＮ型領域７７，７８及びその間のチャネル領域
との間に結合容量が形成される。それ以外の点は、図
８，９の例と同じである。
【００５８】上記の様に、結合容量は、センスアンプ側
のビット線とビット線トランスファゲートのゲート電極
との間に形成される。その結果、センスアンプＳＡの活
性化に伴い接続されたビット線対の一方のビット線が上
昇するのに応答して、容量Ｃ 00、Ｃ01との結合によりビ
ット線トランスファゲートのゲート電極が昇圧されて、
メモリセル側のビット線対のいずれか一方が、電源電圧
Ｖｃｃレベルまで上昇することになる。
のビット線とビット線トランスファゲートのゲート電極
との間に形成される。その結果、センスアンプＳＡの活
性化に伴い接続されたビット線対の一方のビット線が上
昇するのに応答して、容量Ｃ 00、Ｃ01との結合によりビ
ット線トランスファゲートのゲート電極が昇圧されて、
メモリセル側のビット線対のいずれか一方が、電源電圧
Ｖｃｃレベルまで上昇することになる。
【００５９】図１２は、本実施の形態例の図５に示した
ビット線トランスファゲート駆動回路を使用した場合
の、動作シミュレーションの結果を示す波形図である。
この例では、電源電圧Ｖｃｃに２Ｖ、昇圧電源Ｖｐｐに
約４Ｖを採用した。また、図１に示したメモリセルアレ
イ１０，２０及びセンスアンプアレイ３０には、電源と
して１. ５Ｖを、デコーダ１２，２２などの周辺回路に
は、電源として２. ０Ｖを使用し、周辺回路の速度を高
くし、メモリの大部分を占める部分は低電力化をはかっ
た。そして、ビット線トランスファゲートの制御信号Ｂ
ＬＴの待機電圧には２．０Ｖを使用した。尚、ビット線
ＢＬ，／ＢＬは、センスアンプ側のビット線をＢＬｓ、
メモリセルアレイ側のビット線をＢＬｃで示した。
ビット線トランスファゲート駆動回路を使用した場合
の、動作シミュレーションの結果を示す波形図である。
この例では、電源電圧Ｖｃｃに２Ｖ、昇圧電源Ｖｐｐに
約４Ｖを採用した。また、図１に示したメモリセルアレ
イ１０，２０及びセンスアンプアレイ３０には、電源と
して１. ５Ｖを、デコーダ１２，２２などの周辺回路に
は、電源として２. ０Ｖを使用し、周辺回路の速度を高
くし、メモリの大部分を占める部分は低電力化をはかっ
た。そして、ビット線トランスファゲートの制御信号Ｂ
ＬＴの待機電圧には２．０Ｖを使用した。尚、ビット線
ＢＬ，／ＢＬは、センスアンプ側のビット線をＢＬｓ、
メモリセルアレイ側のビット線をＢＬｃで示した。
【００６０】図１２に示される通り、アクティブ期間に
センスアンプが活性化してそれに接続されたビット線Ｂ
Ｌｓが上昇するのに伴い、ビット線トランスファゲート
制御信号ＢＬＴｌが昇圧される。それに伴い、メモリセ
ルアレイ側のビット線ＢＬｃも電源電圧Ｖｃｃまで上昇
する。電源電圧Ｖｃｃが２．０Ｖであっても、正常に動
作することが理解される。
センスアンプが活性化してそれに接続されたビット線Ｂ
Ｌｓが上昇するのに伴い、ビット線トランスファゲート
制御信号ＢＬＴｌが昇圧される。それに伴い、メモリセ
ルアレイ側のビット線ＢＬｃも電源電圧Ｖｃｃまで上昇
する。電源電圧Ｖｃｃが２．０Ｖであっても、正常に動
作することが理解される。
【００６１】上記の実施の形態例では、ビット線のプリ
チャージレベルをグランド電位Ｖｓｓとしたが、ビット
線のＨ側の電圧の半分未満の電位にプリチャージされれ
ば、センスアンプの活性化に伴いビット線トランスファ
ゲートのゲート電極がカップリング作用により昇圧され
るので、同様の作用効果を得ることができる。
チャージレベルをグランド電位Ｖｓｓとしたが、ビット
線のＨ側の電圧の半分未満の電位にプリチャージされれ
ば、センスアンプの活性化に伴いビット線トランスファ
ゲートのゲート電極がカップリング作用により昇圧され
るので、同様の作用効果を得ることができる。
【００６２】また、図１２の例に示される通り、ビット
線のＨレベルは必ずしも電源電圧Ｖｃｃレベルである必
要はない。高い第二の電位に対して、プリチャージ電位
が第二の電位の半分未満の低い第一の電位であればよ
い。その場合、センスアンプの増幅動作によりセンスア
ンプの出力端子に接続されたセンスアンプ側のビット線
が第二の電位まで駆動され、それに応答してビット線ト
ランスファゲートのゲート電極が自己昇圧作用により昇
圧されて、メモリセル側のビット線の電位も上記第二の
電位まで駆動される。
線のＨレベルは必ずしも電源電圧Ｖｃｃレベルである必
要はない。高い第二の電位に対して、プリチャージ電位
が第二の電位の半分未満の低い第一の電位であればよ
い。その場合、センスアンプの増幅動作によりセンスア
ンプの出力端子に接続されたセンスアンプ側のビット線
が第二の電位まで駆動され、それに応答してビット線ト
ランスファゲートのゲート電極が自己昇圧作用により昇
圧されて、メモリセル側のビット線の電位も上記第二の
電位まで駆動される。
【００６３】
【発明の効果】以上説明した通り、本発明によれば、ビ
ット線トランスファゲートのゲート電極を駆動するビッ
ト線トランスファゲート駆動回路に昇圧電源を利用した
駆動動作を行うことなく、ゲート電極をセンスアンプの
活性化に応答して昇圧させることができ、電力消費を抑
えて、十分な再書き込み動作を行うことができる。した
がって、低電源電圧化と低消費電力化及び大容量化に対
応した半導体記憶装置を提供することができる。
ット線トランスファゲートのゲート電極を駆動するビッ
ト線トランスファゲート駆動回路に昇圧電源を利用した
駆動動作を行うことなく、ゲート電極をセンスアンプの
活性化に応答して昇圧させることができ、電力消費を抑
えて、十分な再書き込み動作を行うことができる。した
がって、低電源電圧化と低消費電力化及び大容量化に対
応した半導体記憶装置を提供することができる。
【図１】実施の形態例のダイナミック型メモリの一部構
成図である。
成図である。
【図２】図１の一部を拡大した回路図である。
【図３】ビット線対とセンスアンプとの関係を示すより
詳細な回路図である。
詳細な回路図である。
【図４】図３のメモリ回路の動作を説明する信号波形図
である。
である。
【図５】ビット線トランスファゲート駆動回路の具体的
な例を示す回路図である。
な例を示す回路図である。
【図６】レベル変換機能付きのインバータ５８，５９の
詳細回路図である。
詳細回路図である。
【図７】ビット線トランスファゲート駆動回路の別の具
体例を示す回路図である。
体例を示す回路図である。
【図８】ビット線トランスファゲートＱ00、Ｑ01と結合
容量Ｃ00、Ｃ01の具体的構成例を示すレイアウト図であ
る。
容量Ｃ00、Ｃ01の具体的構成例を示すレイアウト図であ
る。
【図９】図８のＸＸの部分の概略断面図である。
【図１０】ビット線トランスファゲートＱ00、Ｑ01と結
合容量Ｃ00、Ｃ01の他の具体的構成例を示すレイアウト
図である。
合容量Ｃ00、Ｃ01の他の具体的構成例を示すレイアウト
図である。
【図１１】図１０のＹＹの部分の概略断面図である。
【図１２】本実施の形態例の図５に示したビット線トラ
ンスファゲート駆動回路を使用した場合の、動作シミュ
レーションの結果を示す波形図である。
ンスファゲート駆動回路を使用した場合の、動作シミュ
レーションの結果を示す波形図である。
１０，２０ メモリセルアレイ ３０ センスアンプアレイ ＭＣ メモリセル ＢＬ，／ＢＬ ビット線対 ＷＬ ワード線 ＤＷＬ ダミーワード線 ＳＡ センスアンプ ＢＰ プリチャージ回路 Ｑ00〜Ｑ11 ビット線トランスファゲート ４２，４４ ビット線トランスファゲート駆動回路 Ｃ00〜Ｃ11 結合容量
Claims (6)
- 【請求項１】複数のワード線と、それに交差する複数の
ビット線対と、該交差部に設けられるメモリセルを有す
る第一及び第二のメモリセルアレイと、 プリチャージ期間に前記ビット線対を共に第一の電位に
駆動するプリチャージ回路と、 前記第一及び第二のメモリセルアレイの間に配置され、
アクティブ期間に該ビット線対の電位差を検出して一方
のビット線を前記第一の電位より高い第二の電位に駆動
するセンスアンプ列と、 前記第一のメモリセルアレイのビット線対と前記センス
アンプとの間にそれぞれ設けられ、前記第一のメモリセ
ルアレイが選択された時に導通する第一のビット線対選
択用のビット線トランスファゲートと、 前記第二のメモリセルアレイのビット線対と前記センス
アンプとの間にそれぞれ設けられ、前記第二のメモリセ
ルアレイが選択された時に導通する第二のビット線対選
択用のビット線トランスファゲートと、 前記第一または第二のビット線対選択用のビット線トラ
ンスファゲートのゲート電極を、前記アクティブ期間で
あって対応するメモリセルアレイが選択された時にフロ
ーティング状態にするビット線トランスファゲート駆動
回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】請求項１において、 前記第一の電位が、電源電圧の半分より低い電位である
ことを特徴とする半導体記憶装置。 - 【請求項３】請求項２において、 前記第二の電位が、前記電源電圧と同等の電位であるこ
とを特徴とする半導体記憶装置。 - 【請求項４】請求項１において、 前記ビット線トランスファゲート駆動回路は、 前記プリチャージ期間に、前記ビット線トランスファゲ
ートのゲート電極を高い電位に駆動し、 前記アクティブ期間に、非選択側のメモリセルアレイに
対応する前記ゲート電極を低い電位に駆動して対応する
前記ビット線トランスファゲートを非導通にし、選択側
のメモリセルアレイに対応する前記ゲート電極を前記フ
ローティング状態にすることを特徴とする半導体記憶装
置。 - 【請求項５】請求項１において、 前記ビット線トランスファゲートのゲート電極と対応す
るビット線対との間に所定の結合容量が設けられ、 前記アクティブ期間において、該ビット線の電位の上昇
に伴い前記結合容量を介して前記フローティング状態に
あるゲート電極を電源電圧以上に昇圧させることを特徴
とする半導体記憶装置。 - 【請求項６】複数のワード線と、それに交差する複数の
ビット線対と、該交差部に設けられるメモリセルを有す
る第一及び第二のメモリセルアレイと、 プリチャージ期間に前記ビット線対を共に第一の電位に
駆動するプリチャージ回路と、 前記第一及び第二のメモリセルアレイの間に配置され、
アクティブ期間に該ビット線対の電位差を検出して一方
のビット線を前記第一の電位より高い第二の電位に駆動
するセンスアンプ列と、 前記第一のメモリセルアレイのビット線対と前記センス
アンプとの間にそれぞれ設けられ、前記第一のメモリセ
ルアレイが選択された時に導通する第一のビット線対選
択用のビット線トランスファゲートと、 前記第二のメモリセルアレイのビット線対と前記センス
アンプとの間にそれぞれ設けられ、前記第二のメモリセ
ルアレイが選択された時に導通する第二のビット線対選
択用のビット線トランスファゲートと、 前記第一または第二のビット線対選択用のビット線トラ
ンスファゲートのゲート電極を、前記プリチャージ期間
に高い電位に駆動し、前記アクティブ期間であって対応
するメモリセルアレイが選択された時にフローティング
状態にし、対応するメモリセルアレイが非選択の時に低
い電位にするビット線トランスファゲート駆動回路とを
有することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109423A JPH10302469A (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
| US08/946,586 US6169701B1 (en) | 1997-04-25 | 1997-10-07 | Semiconductor memory device using shared sense amplifier system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109423A JPH10302469A (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10302469A true JPH10302469A (ja) | 1998-11-13 |
| JPH10302469A5 JPH10302469A5 (ja) | 2004-12-24 |
Family
ID=14509877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9109423A Pending JPH10302469A (ja) | 1997-04-25 | 1997-04-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6169701B1 (ja) |
| JP (1) | JPH10302469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
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| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
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| US6757202B2 (en) | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
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| JP2009032315A (ja) * | 2007-07-25 | 2009-02-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JPH04186593A (ja) * | 1990-11-21 | 1992-07-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08171796A (ja) * | 1994-12-16 | 1996-07-02 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-04-25 JP JP9109423A patent/JPH10302469A/ja active Pending
- 1997-10-07 US US08/946,586 patent/US6169701B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6169701B1 (en) | 2001-01-02 |
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