JPH07183466A - パッケージｉｃ - Google Patents
パッケージｉｃInfo
- Publication number
- JPH07183466A JPH07183466A JP5327951A JP32795193A JPH07183466A JP H07183466 A JPH07183466 A JP H07183466A JP 5327951 A JP5327951 A JP 5327951A JP 32795193 A JP32795193 A JP 32795193A JP H07183466 A JPH07183466 A JP H07183466A
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- JP
- Japan
- Prior art keywords
- pin
- arrangement
- setting
- terminal
- pin arrangement
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板設計に合わせたピン配置にすることがで
き、基板設計の容易化を図ることができるパッケージＩ
Ｃを提供する。 【構成】 複数の入出力端子を備えるＩＣにおいて、端
子配置を複数種類備え、その端子配置を選択する選択手
段であるセレクタ回路１およびピン配置設定端子２ａ，
２ｂと、この選択手段で選択された端子配列をピン配置
状態信号３ａ〜３ｄの出力レベルに応じて設定する設定
手段であるセレクタ回路４とを設ける。
き、基板設計の容易化を図ることができるパッケージＩ
Ｃを提供する。 【構成】 複数の入出力端子を備えるＩＣにおいて、端
子配置を複数種類備え、その端子配置を選択する選択手
段であるセレクタ回路１およびピン配置設定端子２ａ，
２ｂと、この選択手段で選択された端子配列をピン配置
状態信号３ａ〜３ｄの出力レベルに応じて設定する設定
手段であるセレクタ回路４とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ピン配置の制御可能な
パッケージＩＣに関する。
パッケージＩＣに関する。
【０００２】
【従来の技術】従来、ＩＣのピン配置は固定されている
ので、そのＩＣを実装する基板を設計する場合、そのＩ
Ｃの各ピンと他ＩＣや回路部分との接続が可能となるよ
うに、そのＩＣの実装方向および接続される他ＩＣの配
置を工夫する必要があり、また多層基板を使用して配線
を行うなど工夫も必要であった。
ので、そのＩＣを実装する基板を設計する場合、そのＩ
Ｃの各ピンと他ＩＣや回路部分との接続が可能となるよ
うに、そのＩＣの実装方向および接続される他ＩＣの配
置を工夫する必要があり、また多層基板を使用して配線
を行うなど工夫も必要であった。
【０００３】
【発明が解決しようとする課題】しかしながら、最近の
ＩＣの多ピン化、基板上の実装密度の向上に伴い、上述
した従来例における実装方向の工夫だけでは基板上での
ＩＣの全てのピンの接続は困難で、場合によっては不可
能であった。
ＩＣの多ピン化、基板上の実装密度の向上に伴い、上述
した従来例における実装方向の工夫だけでは基板上での
ＩＣの全てのピンの接続は困難で、場合によっては不可
能であった。
【０００４】例えば、図７（ａ），（ｂ）に示すよう
に、基板Ｓの片面に実装された２個のＩＣ１、２におい
ては信号線が交差することなく接続された場合、図８
（ａ），（ｂ）に示すように、この２個のＩＣ１、２を
両面実装基板Ｓの異なる面に実装した場合には、信号線
は全て交差してしまう。従って、この場合は基板設計は
困難である。
に、基板Ｓの片面に実装された２個のＩＣ１、２におい
ては信号線が交差することなく接続された場合、図８
（ａ），（ｂ）に示すように、この２個のＩＣ１、２を
両面実装基板Ｓの異なる面に実装した場合には、信号線
は全て交差してしまう。従って、この場合は基板設計は
困難である。
【０００５】また、このような設計を可能にするための
実装基板の多層化はコスト上昇につながる。
実装基板の多層化はコスト上昇につながる。
【０００６】本発明はこのような事情に鑑み、基板設計
に合わせたピン配置にすることができ、基板設計の容易
化を図ることができるパッケージＩＣを提供することを
目的とする。
に合わせたピン配置にすることができ、基板設計の容易
化を図ることができるパッケージＩＣを提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明に係るパッケージ
ＩＣは、複数の入出力端子を備えるＩＣにおいて、端子
配置を複数種類備え、その端子配置を選択する選択手段
と、この選択手段で選択された端子配列を設定する設定
手段とを設けたことを特徴とする。
ＩＣは、複数の入出力端子を備えるＩＣにおいて、端子
配置を複数種類備え、その端子配置を選択する選択手段
と、この選択手段で選択された端子配列を設定する設定
手段とを設けたことを特徴とする。
【０００８】
【作用】ＩＣのピン配置の組み合わせを複数設け、前記
組み合わせに応じた各ピンの配置を選択手段で決定し、
これを選択手段でピン配置を切り替えることにより、本
ＩＣを種々のピン配置で使用することができる。
組み合わせに応じた各ピンの配置を選択手段で決定し、
これを選択手段でピン配置を切り替えることにより、本
ＩＣを種々のピン配置で使用することができる。
【０００９】よって、本ＩＣを実装する基板を設計する
際、本ＩＣの持つ複数のピン配置の組み合わせの中から
その基板設計に最も都合のよいＩＣのピン配置を選択す
ることができる。
際、本ＩＣの持つ複数のピン配置の組み合わせの中から
その基板設計に最も都合のよいＩＣのピン配置を選択す
ることができる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１１】図１は本実施例を最もよく表す図であり、
本実施例のＩＣの１端子の入出力部の内部回路図を示
す。本ＩＣは設けられた２本のピン配置設定端子への入
力レベルに応じて４通りのピン配置を設定することが可
能となっている。図２（ａ）〜（ｂ）は、本ＩＣの設定
可能な４通りのピン配置図を表す。なお、図中、１〜７
２はピン番号を、１Ａ〜４Ｐはピンの機能名称を示す。
また、電源供給端子Ｖｃｃ２，４５および６３、グラン
ド端子ＧＮＤは２８，４６および６４、ピン配置設定端
子は９および１０である。
本実施例のＩＣの１端子の入出力部の内部回路図を示
す。本ＩＣは設けられた２本のピン配置設定端子への入
力レベルに応じて４通りのピン配置を設定することが可
能となっている。図２（ａ）〜（ｂ）は、本ＩＣの設定
可能な４通りのピン配置図を表す。なお、図中、１〜７
２はピン番号を、１Ａ〜４Ｐはピンの機能名称を示す。
また、電源供給端子Ｖｃｃ２，４５および６３、グラン
ド端子ＧＮＤは２８，４６および６４、ピン配置設定端
子は９および１０である。
【００１２】図１中、１はピン配置の種類を決定するた
めの設定手段としてのセレクタ回路であり、定められた
２本の外部入力端子２ａ，２ｂへの入力レベルの組み合
わせによって合計４通りのピン配置を設定することがで
きる。セレクタ回路１は、外部入力端子２ａ，２ｂの入
力レベルの組み合わせに対応してピン配置状態信号３ａ
〜３ｄのいずれかを“１”出力、残りを“０”出力状態
にする。
めの設定手段としてのセレクタ回路であり、定められた
２本の外部入力端子２ａ，２ｂへの入力レベルの組み合
わせによって合計４通りのピン配置を設定することがで
きる。セレクタ回路１は、外部入力端子２ａ，２ｂの入
力レベルの組み合わせに対応してピン配置状態信号３ａ
〜３ｄのいずれかを“１”出力、残りを“０”出力状態
にする。
【００１３】本ＩＣの電源供給端子、グランド端子と前
述のピン配置設定端子を除いた各端子には、ピン配置設
定手段として、それぞれピン配置状態信号３ａ〜３ｄの
出力レベルに応じて、その端子に接続される入出力信号
線を切り替えるセレクタ回路４が具備されている。各端
子は、本ＩＣの備える外部入出力信号線の内４本が割り
振られる。この４本の入出力信号は選択可能な４パター
ンのピン配置中でその端子に対応した信号が割り振ら
れ、図１の端子５の場合、出力信号３本ＯＵＴ１〜３、
入力信号１本ＩＮ１が割り振られている。セレクタ回路
４内ではＯＵＴ１〜３はそれぞれ信号３ｂ〜３ｄと共に
ＡＮＤゲートの入力として接続されている。また、ＩＮ
１は端子入力と信号３ａを入力としたＡＮＤゲートの出
力に接続されている。
述のピン配置設定端子を除いた各端子には、ピン配置設
定手段として、それぞれピン配置状態信号３ａ〜３ｄの
出力レベルに応じて、その端子に接続される入出力信号
線を切り替えるセレクタ回路４が具備されている。各端
子は、本ＩＣの備える外部入出力信号線の内４本が割り
振られる。この４本の入出力信号は選択可能な４パター
ンのピン配置中でその端子に対応した信号が割り振ら
れ、図１の端子５の場合、出力信号３本ＯＵＴ１〜３、
入力信号１本ＩＮ１が割り振られている。セレクタ回路
４内ではＯＵＴ１〜３はそれぞれ信号３ｂ〜３ｄと共に
ＡＮＤゲートの入力として接続されている。また、ＩＮ
１は端子入力と信号３ａを入力としたＡＮＤゲートの出
力に接続されている。
【００１４】このような構成のＩＣにおいて実装基板設
計時には、実装条件、基板上の配置、他ＩＣとの信号線
接続やパターン配線の諸条件に応じて、設定された４パ
ターンのピン配置のうち、最も適切なパターンを選択
し、配置設定端子である外部入力端子（ピン）２ａ，２
ｂにそのパターンに対応したレベル設定を行う。
計時には、実装条件、基板上の配置、他ＩＣとの信号線
接続やパターン配線の諸条件に応じて、設定された４パ
ターンのピン配置のうち、最も適切なパターンを選択
し、配置設定端子である外部入力端子（ピン）２ａ，２
ｂにそのパターンに対応したレベル設定を行う。
【００１５】ここでは一例として図３（ａ），（ｂ）に
示すように、両面実装基板Ｓの異なる面に本実施例のＩ
Ｃ（ＩＣ１）と他のＩＣ（ＩＣ２）とを接続する場合を
考える。
示すように、両面実装基板Ｓの異なる面に本実施例のＩ
Ｃ（ＩＣ１）と他のＩＣ（ＩＣ２）とを接続する場合を
考える。
【００１６】この場合、本ＩＣ（ＩＣ１）のピン配置パ
ターンとして最も適しているのは図２中の（ｂ）であ
る。よって、ピン２ａ，２ｂはそれぞれ“０”，“１”
の入力となるように基板上配線される。図２（ｂ）のピ
ン配置に対応して図３のように配線設計された基板上
に、本ＩＣを実装すると電源投入状態では、ピン２ａに
は、“０”、ピン２ｂには“１”のレベル入力がなされ
る。上記入力に対してセレクタ回路１のＡＮＤゲートの
うち１ｃが“１”を、１ａ，１ｂおよび１ｄはそれぞれ
“０”を出力する。ピン配置状態信号３ａ〜３ｄは
“０”，“０”，“１”，“０”の状態となる。端子５
のセレクタ回路４では信号３ａ〜３ｄのレベル状態に応
じてＡＮＤゲート４ａ〜４ｄのうち４ｃを除く全てのゲ
ートが“０”出力となり、ＯＵＴ１，３出力，ＩＮ１入
力は端子５に対して無効となる。逆にピン配置パターン
図２（ｂ）の端子５に対応した外部出力信号ＯＵＴ２は
ゲート４ｃにより端子５に対して有効となる。電源供給
端子、グランド端子と前述のピン配置設定端子を除いた
全ての端子について同様の制御により、本ＩＣは図２
（ｂ）で示されるピン配置に設定される。
ターンとして最も適しているのは図２中の（ｂ）であ
る。よって、ピン２ａ，２ｂはそれぞれ“０”，“１”
の入力となるように基板上配線される。図２（ｂ）のピ
ン配置に対応して図３のように配線設計された基板上
に、本ＩＣを実装すると電源投入状態では、ピン２ａに
は、“０”、ピン２ｂには“１”のレベル入力がなされ
る。上記入力に対してセレクタ回路１のＡＮＤゲートの
うち１ｃが“１”を、１ａ，１ｂおよび１ｄはそれぞれ
“０”を出力する。ピン配置状態信号３ａ〜３ｄは
“０”，“０”，“１”，“０”の状態となる。端子５
のセレクタ回路４では信号３ａ〜３ｄのレベル状態に応
じてＡＮＤゲート４ａ〜４ｄのうち４ｃを除く全てのゲ
ートが“０”出力となり、ＯＵＴ１，３出力，ＩＮ１入
力は端子５に対して無効となる。逆にピン配置パターン
図２（ｂ）の端子５に対応した外部出力信号ＯＵＴ２は
ゲート４ｃにより端子５に対して有効となる。電源供給
端子、グランド端子と前述のピン配置設定端子を除いた
全ての端子について同様の制御により、本ＩＣは図２
（ｂ）で示されるピン配置に設定される。
【００１７】本例の実装条件と異なる状況で、他のピン
配置パターンが最適とされた場合にも、ピン配置設定端
子２ａ，２ｂの入力レベルを変えることにより、希望の
ピン配置を設置することができる。
配置パターンが最適とされた場合にも、ピン配置設定端
子２ａ，２ｂの入力レベルを変えることにより、希望の
ピン配置を設置することができる。
【００１８】以上説明したように、本実施例のＩＣは所
定の入力ピンのレベルを選択・設定することにより複数
種類のピン配置の中から１つを選択できることができ
る。
定の入力ピンのレベルを選択・設定することにより複数
種類のピン配置の中から１つを選択できることができ
る。
【００１９】（その他の実施例）図４は本発明の第２の
実施例であるサーマルドライバＩＣの内部回路図を表
す。本ＩＣは定められた内部レジスタにデータを格納す
ることにより、４８本のサーマル出力用ピンのピン配置
を設定することが可能となっている。図４中、６はデー
タ格納用ラッチ部、７はタイミング制御部、８はサーマ
ルドライブ信号発生部であり、以上がピン配置選択手段
である。出力ドライブ信号はＯＡ０〜７、ＯＢ０〜７、
ＯＣ０〜７、ＯＤ０〜７、ＯＥ０〜７、ＯＦ０〜７で表
され、１ピンから４８ピンに割り振られている。８ビッ
トのヒートデータを６回データ格納ラッチ部６に格納す
ることにより、ＯＡ０を最上位ドライブ信号、ＯＦ７を
最下位ドライブ信号とした出力を得ることができる。
実施例であるサーマルドライバＩＣの内部回路図を表
す。本ＩＣは定められた内部レジスタにデータを格納す
ることにより、４８本のサーマル出力用ピンのピン配置
を設定することが可能となっている。図４中、６はデー
タ格納用ラッチ部、７はタイミング制御部、８はサーマ
ルドライブ信号発生部であり、以上がピン配置選択手段
である。出力ドライブ信号はＯＡ０〜７、ＯＢ０〜７、
ＯＣ０〜７、ＯＤ０〜７、ＯＥ０〜７、ＯＦ０〜７で表
され、１ピンから４８ピンに割り振られている。８ビッ
トのヒートデータを６回データ格納ラッチ部６に格納す
ることにより、ＯＡ０を最上位ドライブ信号、ＯＦ７を
最下位ドライブ信号とした出力を得ることができる。
【００２０】９は設定手段としてのピン配置設定用内部
レジスタであり、ＯＡ〜ＯＦの８本単位の配列順、すな
わち１ピンから順番に、ＯＡからＯＦの順番か、または
ＯＦからＯＡの順番にピン配列が設定されるかを設定す
る６ビットと、８本単位の中の順序、すなわちＯＡ〜Ｆ
０から７の順番か、またはＯＡ〜Ｆ７から０の順番に配
列が設定されるかを設定する１ビットとがある。
レジスタであり、ＯＡ〜ＯＦの８本単位の配列順、すな
わち１ピンから順番に、ＯＡからＯＦの順番か、または
ＯＦからＯＡの順番にピン配列が設定されるかを設定す
る６ビットと、８本単位の中の順序、すなわちＯＡ〜Ｆ
０から７の順番か、またはＯＡ〜Ｆ７から０の順番に配
列が設定されるかを設定する１ビットとがある。
【００２１】レジスタの詳細を図５に示す。同図に示す
ように、ピン配置設定用内部レジスタ９のビット０〜５
の６ビットではＯＡ〜ＯＦの８本単位の配列順を設定
し、ビット７の１ビットではＯＡ〜ＯＦの８本単位の配
列順を設定する。なお、初期状態では１ピンからＯＡ
０，ＯＡ１…ＯＦ６，ＯＦ７の順番でピン配列が設定さ
れる。
ように、ピン配置設定用内部レジスタ９のビット０〜５
の６ビットではＯＡ〜ＯＦの８本単位の配列順を設定
し、ビット７の１ビットではＯＡ〜ＯＦの８本単位の配
列順を設定する。なお、初期状態では１ピンからＯＡ
０，ＯＡ１…ＯＦ６，ＯＦ７の順番でピン配列が設定さ
れる。
【００２２】なお、図４中、１０はピン配置設定用内部
レジスタ９のレジスタ内容に応じてドライブピンの配列
を設定する出力セレクタ部である。
レジスタ９のレジスタ内容に応じてドライブピンの配列
を設定する出力セレクタ部である。
【００２３】以上の構成のドライブＩＣの実装／使用時
について以下に説明する。
について以下に説明する。
【００２４】本ＩＣの実装基板設計時には出力ドライブ
ピンをサーマルヘッド用コネクタに接続するためのパタ
ーン設計を行うが、コネクタのピン配置がすでに決定し
ている場合、ＩＣやコネクタの実装方向、配置によって
はＩＣの初期状態のピン配置ではパターン設計が困難、
場合によっては結線不可能となることがある。本実施例
の図６に示すように、基板Ｓ上にＩＣ（ＩＣ３）とコネ
クタＣとを配置する場合、ＩＣの初期状態のピン配置、
すなわち１ピンがＯＡ０、２ピンがＯＡ１…の状態で
は、コネクタの１ピンとそれに対応するＩＣの出力ピン
が逆方向にあり、パターンが“クロス”してしまう。
ピンをサーマルヘッド用コネクタに接続するためのパタ
ーン設計を行うが、コネクタのピン配置がすでに決定し
ている場合、ＩＣやコネクタの実装方向、配置によって
はＩＣの初期状態のピン配置ではパターン設計が困難、
場合によっては結線不可能となることがある。本実施例
の図６に示すように、基板Ｓ上にＩＣ（ＩＣ３）とコネ
クタＣとを配置する場合、ＩＣの初期状態のピン配置、
すなわち１ピンがＯＡ０、２ピンがＯＡ１…の状態で
は、コネクタの１ピンとそれに対応するＩＣの出力ピン
が逆方向にあり、パターンが“クロス”してしまう。
【００２５】本実施例のパターン設計の場合、ＩＣのピ
ン配置を変更し、ＯＦ７からＯＢ１については、出力Ｏ
Ｆ７を１ピンに設定しＯＦ７〜０，ＯＥ７〜０…ＯＢ７
〜０の順に配列を設定し、ＯＡ１からＯＡ７については
４０ピンをＯＡ０とし、４８ピンをＯＡ７と設定するこ
とにより、ＩＣ３とコネクタＣとの結線は容易に行うこ
とが図より理解できる。
ン配置を変更し、ＯＦ７からＯＢ１については、出力Ｏ
Ｆ７を１ピンに設定しＯＦ７〜０，ＯＥ７〜０…ＯＢ７
〜０の順に配列を設定し、ＯＡ１からＯＡ７については
４０ピンをＯＡ０とし、４８ピンをＯＡ７と設定するこ
とにより、ＩＣ３とコネクタＣとの結線は容易に行うこ
とが図より理解できる。
【００２６】上記ピン配列に従ってパターン設計された
基板Ｓに本ＩＣ（ＩＣ３）を実装後、本ＩＣの使用時に
は、レジスタ９に、基板設計されたピン配置に対応した
レジスタ内容をバスを介し格納することにより、基板Ｓ
に対応したピン配置を得ることができる。本実施例では
ＩＣの初期設定時にレジスタ９に１００１１１１１Ｂ
（９ＦＨ）を格納することにより正常動作を行うことが
できる。
基板Ｓに本ＩＣ（ＩＣ３）を実装後、本ＩＣの使用時に
は、レジスタ９に、基板設計されたピン配置に対応した
レジスタ内容をバスを介し格納することにより、基板Ｓ
に対応したピン配置を得ることができる。本実施例では
ＩＣの初期設定時にレジスタ９に１００１１１１１Ｂ
（９ＦＨ）を格納することにより正常動作を行うことが
できる。
【００２７】以上説明したように、本サーマルドライバ
ＩＣではピン配置設定用レジスタに所定の値を格納する
ことにより、ＩＣの基板実装状況、パターンの結線状況
に最も適したドライブ信号出力ピンの配置を設定するこ
とができる。
ＩＣではピン配置設定用レジスタに所定の値を格納する
ことにより、ＩＣの基板実装状況、パターンの結線状況
に最も適したドライブ信号出力ピンの配置を設定するこ
とができる。
【００２８】
【発明の効果】以上説明したように、複数ピンを備える
ＩＣにおいて複数種類のピン配置の中から１種類を選択
可能な構成とし、それを設定する手段を設けることによ
って、実装基板の設計時にその設計に最も適切なピン配
置を選択することが可能となり、基板設計が容易とな
る。また、基板の実装効率の向上、設計実現のための基
板の多層化に伴う基板のコストアップ回避にもつながる
という効果を奏する。
ＩＣにおいて複数種類のピン配置の中から１種類を選択
可能な構成とし、それを設定する手段を設けることによ
って、実装基板の設計時にその設計に最も適切なピン配
置を選択することが可能となり、基板設計が容易とな
る。また、基板の実装効率の向上、設計実現のための基
板の多層化に伴う基板のコストアップ回避にもつながる
という効果を奏する。
【図１】第１の実施例に係るＩＣの入出力制御部の回路
図である。
図である。
【図２】第１の実施例に係るＩＣの選択可能なピン配置
を表す図である。
を表す図である。
【図３】第１の実施例に係るＩＣの結線パターンを示
し、（ａ）は平面図、（ｂ）は側変図である。
し、（ａ）は平面図、（ｂ）は側変図である。
【図４】第２の実施例に係るサーマルドライバＩＣの構
成図である。
成図である。
【図５】第２の実施例のサーマルドライバにおけるピン
設置設定用レジスタを示す図である。
設置設定用レジスタを示す図である。
【図６】第２の実施例に係るサーマルドライバＩＣの結
線パターン図である。
線パターン図である。
【図７】従来のＩＣの配線パターン図であり、（ａ）は
平面図、（ｂ）は側面図である。
平面図、（ｂ）は側面図である。
【図８】従来のＩＣの配線パターン図であり、（ａ）は
平面図、（ｂ）は側面図である。
平面図、（ｂ）は側面図である。
１，４ セレクタ回路 ２ａ，２ｂ ピン配置設定端子 ３ａ〜３ｄ ピン配置状態信号 ５ 端子 ６ データ格納用ラッチ部 ７ タイミング制御部 ８ サーマルドライブ信号発生部 ９ ピン配置設定用内部レジスタ １０ 出力セレクタ部
Claims (1)
- 【請求項１】 複数の入出力端子を備えるＩＣにおい
て、端子配置を複数種類備え、その端子配置を選択する
選択手段と、この選択手段で選択された端子配列を設定
する設定手段とを設けたことを特徴とするパッケージＩ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327951A JPH07183466A (ja) | 1993-12-24 | 1993-12-24 | パッケージｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327951A JPH07183466A (ja) | 1993-12-24 | 1993-12-24 | パッケージｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183466A true JPH07183466A (ja) | 1995-07-21 |
Family
ID=18204837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327951A Pending JPH07183466A (ja) | 1993-12-24 | 1993-12-24 | パッケージｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013016918A (ja) * | 2011-06-30 | 2013-01-24 | Kyocera Crystal Device Corp | 圧電デバイス及び圧電デバイス用半導体部品 |
-
1993
- 1993-12-24 JP JP5327951A patent/JPH07183466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013016918A (ja) * | 2011-06-30 | 2013-01-24 | Kyocera Crystal Device Corp | 圧電デバイス及び圧電デバイス用半導体部品 |
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