JPH054284Y2 - - Google Patents
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- Publication number
- JPH054284Y2 JPH054284Y2 JP1985069567U JP6956785U JPH054284Y2 JP H054284 Y2 JPH054284 Y2 JP H054284Y2 JP 1985069567 U JP1985069567 U JP 1985069567U JP 6956785 U JP6956785 U JP 6956785U JP H054284 Y2 JPH054284 Y2 JP H054284Y2
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- JP
- Japan
- Prior art keywords
- terminal
- serial
- output terminal
- terminals
- serial input
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Dot-Matrix Printers And Others (AREA)
- Electronic Switches (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Description
【考案の詳細な説明】
(a) 技術分野
この考案はサーマルヘツドやLED等の駆動用
に使用される駆動回路用集積回路装置に関する。
に使用される駆動回路用集積回路装置に関する。
(b) 従来技術とその欠点
サーマルヘツド等を駆動するドライバー用IC
は、通常数十のステージ出力を備えるシフトレジ
スタを内蔵し、シリアル入力端子、シリアル出力
端子およびパラレル出力端子を備える。このよう
なドライバー用ICを使用して行方向ドツト数の
非常に大きなサーマルヘツド等を駆動する場合、
一般には電源部の負担を小さくするため、カスケ
ード接続したドライバーICを複数のグループに
ブロツク化して、各ブロツクの駆動タイミングを
ずらするようにしている。このためブロツク毎の
入出力データ端子を基板上に設ける必要がある。
は、通常数十のステージ出力を備えるシフトレジ
スタを内蔵し、シリアル入力端子、シリアル出力
端子およびパラレル出力端子を備える。このよう
なドライバー用ICを使用して行方向ドツト数の
非常に大きなサーマルヘツド等を駆動する場合、
一般には電源部の負担を小さくするため、カスケ
ード接続したドライバーICを複数のグループに
ブロツク化して、各ブロツクの駆動タイミングを
ずらするようにしている。このためブロツク毎の
入出力データ端子を基板上に設ける必要がある。
第３図Ａはドライバー用ICのピン配置図、同
図Ｂは同ドライバー用ICの概略構成図である。
このドライバー用ICは内蔵するシフトレジスタ
の全ステージ数が32である32ビツト用ICである。
図示するようにシリアル入力端子SiTはチツプの
一方の端子取付辺の一方の端部に配置され、シリ
アル出力端子SoTは他方の端子取付辺の一方の端
部に配置されている。またパラレル出力端子Po
１〜Po３２の合計32個の端子は、Po１〜Po１６
までがチツプの一方の端子取付辺に上下シリアル
入力端子SiTに続いて順番に配置され、Po１７〜
Po３２は他方の端子取付辺に上記シリアル出力
端子SoTに続いて順番に配置されている。また上
記の出力端子のうちPo１６，Po１７に続いてク
ロツク端子やGND端子等が配置されている。IC
によつてはこれらのクロク端子やGND端子がチ
ツプの中央部に配置されているのもある。第３図
ＢはシフトレジスタSRと上記各端子の接続状態
を示している。シフトレジスタSRのＤ１〜Ｄ３
２はセルを示している。シフトレジスタSRの入
力端子即ちセルＤ１の入力端子にはシリアル入力
端子SiTが接続され、シフトレジスタSRの出力
端子即ちセルＤ３２の出力端子にはシリアル出力
端子SoTが接続される。また各セルの出力端子は
それぞれチツプのパラレル出力端子であるPo１
〜Po３２に接続される。第４図は上記の構成か
らなるドライバー用ICを合計６個使用してサー
マルヘツドの駆動回路を構成したときの基板上の
配線パターン状態を示している。ブロツク数は２
であり、各ブロツクＢ１，Ｂ２はそれぞれカスケ
ード接続したIC１〜IC３、IC４〜IC６で構成さ
れる。ブロツクＢ１の入力信号は基板上の入力デ
ータ端子IN１からIC１のシリアル入力端子SiT
に供給される。またブロツクＢ１の出力データは
IC３のシリアル出力端子SoTから基板上に配置
されている出力データ端子OUT１に供給される。
IC１〜IC３の接続はIC１のシリアル出力端子
SoTとIC２のシリアル入力端子SiTを接続し、更
にIC２のシリアル出力端子SoTとIC３のシリア
ル入力端子SiTを接続することによつてカスケー
ド接続状態とされる。ブロツクＢ２についても上
記ブロツクＢ１と同様である。
図Ｂは同ドライバー用ICの概略構成図である。
このドライバー用ICは内蔵するシフトレジスタ
の全ステージ数が32である32ビツト用ICである。
図示するようにシリアル入力端子SiTはチツプの
一方の端子取付辺の一方の端部に配置され、シリ
アル出力端子SoTは他方の端子取付辺の一方の端
部に配置されている。またパラレル出力端子Po
１〜Po３２の合計32個の端子は、Po１〜Po１６
までがチツプの一方の端子取付辺に上下シリアル
入力端子SiTに続いて順番に配置され、Po１７〜
Po３２は他方の端子取付辺に上記シリアル出力
端子SoTに続いて順番に配置されている。また上
記の出力端子のうちPo１６，Po１７に続いてク
ロツク端子やGND端子等が配置されている。IC
によつてはこれらのクロク端子やGND端子がチ
ツプの中央部に配置されているのもある。第３図
ＢはシフトレジスタSRと上記各端子の接続状態
を示している。シフトレジスタSRのＤ１〜Ｄ３
２はセルを示している。シフトレジスタSRの入
力端子即ちセルＤ１の入力端子にはシリアル入力
端子SiTが接続され、シフトレジスタSRの出力
端子即ちセルＤ３２の出力端子にはシリアル出力
端子SoTが接続される。また各セルの出力端子は
それぞれチツプのパラレル出力端子であるPo１
〜Po３２に接続される。第４図は上記の構成か
らなるドライバー用ICを合計６個使用してサー
マルヘツドの駆動回路を構成したときの基板上の
配線パターン状態を示している。ブロツク数は２
であり、各ブロツクＢ１，Ｂ２はそれぞれカスケ
ード接続したIC１〜IC３、IC４〜IC６で構成さ
れる。ブロツクＢ１の入力信号は基板上の入力デ
ータ端子IN１からIC１のシリアル入力端子SiT
に供給される。またブロツクＢ１の出力データは
IC３のシリアル出力端子SoTから基板上に配置
されている出力データ端子OUT１に供給される。
IC１〜IC３の接続はIC１のシリアル出力端子
SoTとIC２のシリアル入力端子SiTを接続し、更
にIC２のシリアル出力端子SoTとIC３のシリア
ル入力端子SiTを接続することによつてカスケー
ド接続状態とされる。ブロツクＢ２についても上
記ブロツクＢ１と同様である。
一方基板上に配線パターンを形成するには概ね
２つの方法がある。一つの方法はICの下部に各
パラレル出力端子からの配線パターンを集中して
形成する方法である。しかしこの方法では電流容
量を比較的大きくしなければならないGND電極
をパターンニングするのが設計上困難である。他
の方法はICチツプの下部にGND電極を通し、隣
接するIC間に各パラレル出力端子からの配線パ
ターンを集中して形成する方法である。この方法
ではGND電極のパターンニングが簡単であると
ともに、電極面積を大きくすることが容易である
ため、ビツト数の大きい（出力端子数の多い）
ICチツプを使用することができる。第４図に示
す駆動回路は後者の方法を使用したものである。
図においてGNDはGND電極を示し、Ｌは各パラ
レル出力端子Po１〜Po３２から図示しないサー
マルヘツド部に伸びる配線ラインのパターンを示
している。
２つの方法がある。一つの方法はICの下部に各
パラレル出力端子からの配線パターンを集中して
形成する方法である。しかしこの方法では電流容
量を比較的大きくしなければならないGND電極
をパターンニングするのが設計上困難である。他
の方法はICチツプの下部にGND電極を通し、隣
接するIC間に各パラレル出力端子からの配線パ
ターンを集中して形成する方法である。この方法
ではGND電極のパターンニングが簡単であると
ともに、電極面積を大きくすることが容易である
ため、ビツト数の大きい（出力端子数の多い）
ICチツプを使用することができる。第４図に示
す駆動回路は後者の方法を使用したものである。
図においてGNDはGND電極を示し、Ｌは各パラ
レル出力端子Po１〜Po３２から図示しないサー
マルヘツド部に伸びる配線ラインのパターンを示
している。
しかしながら第４図に示すように各IC間に配
線パターンを形成すると、IC間の入出力端子は
その間隔が短いために短いジヤンパーライン等に
よつて簡単に接続することができるが各IC間の
配線パターンがシリアル入出力端子に沿つて伸び
るようなパターンである場合、基板の入力データ
端子IN１とIC１のシリアル入力端子SiTの間お
よび基板の出力データ端子OUT１とIC３のシリ
アル出力端子SoTとの間は、各パラレル出力端子
からの配線パターンと交差しないように長さの長
いジヤンパー線等を利用して接続しなければなら
ない。一般にIC１〜６が実装される駆動回路用
基板には耐熱性の良好なセラミツク基板が使用さ
れるため、スルーホール等によつて基板裏面を使
用して配線ラインを形成するわけにはいかない。
したがつてこのようなIC間に複数の配線パター
ンを形成する基板を使用する場合その配線パター
ンの伸びる方向によつては、従来のドライバー用
ICを使用する限り基板の入出力データ端子とIC
のシリアル入出力端子間を接続するのに長さの長
いジヤンパー線等を使用するか、またはこのよう
なジヤンパー線接続をなくすために複雑な配線パ
ターンを形成しなければならない欠点があつた。
線パターンを形成すると、IC間の入出力端子は
その間隔が短いために短いジヤンパーライン等に
よつて簡単に接続することができるが各IC間の
配線パターンがシリアル入出力端子に沿つて伸び
るようなパターンである場合、基板の入力データ
端子IN１とIC１のシリアル入力端子SiTの間お
よび基板の出力データ端子OUT１とIC３のシリ
アル出力端子SoTとの間は、各パラレル出力端子
からの配線パターンと交差しないように長さの長
いジヤンパー線等を利用して接続しなければなら
ない。一般にIC１〜６が実装される駆動回路用
基板には耐熱性の良好なセラミツク基板が使用さ
れるため、スルーホール等によつて基板裏面を使
用して配線ラインを形成するわけにはいかない。
したがつてこのようなIC間に複数の配線パター
ンを形成する基板を使用する場合その配線パター
ンの伸びる方向によつては、従来のドライバー用
ICを使用する限り基板の入出力データ端子とIC
のシリアル入出力端子間を接続するのに長さの長
いジヤンパー線等を使用するか、またはこのよう
なジヤンパー線接続をなくすために複雑な配線パ
ターンを形成しなければならない欠点があつた。
(c) 考案の目的
この考案の目的は、ドライバー用ICにシリア
ル入力端子およびシリアル出力端子を複数個設け
るとともにそれらの入出力端子の配置を工夫する
ことによつて、長いジヤンパー線を使用しなくて
も良く、更に高密度化した配線パターンを形成し
た場合でも配線パターンが簡単に形成できる駆動
回路用集積回路装置を提供することにある。
ル入力端子およびシリアル出力端子を複数個設け
るとともにそれらの入出力端子の配置を工夫する
ことによつて、長いジヤンパー線を使用しなくて
も良く、更に高密度化した配線パターンを形成し
た場合でも配線パターンが簡単に形成できる駆動
回路用集積回路装置を提供することにある。
(d) 考案の構成
この考案は、シフトレジスタを内蔵するととも
に、そのシフトレジスタのシリアル入力端子とシ
リアル出力端子およびパラレル出力端子を備え、
駆動回路用基板上に複数個配列される駆動回路用
集積回路装置において、 駆動回路用基板上への配列方向に対向する第
１・第２の端子取付辺にそれぞれパラレル出力端
子を設け、第１の端子取付辺の両端部付近にシリ
アル入力端子を設け、第２の端子取付辺の両端部
付近にシリアル出力端子を設けたことを特徴とす
る。
に、そのシフトレジスタのシリアル入力端子とシ
リアル出力端子およびパラレル出力端子を備え、
駆動回路用基板上に複数個配列される駆動回路用
集積回路装置において、 駆動回路用基板上への配列方向に対向する第
１・第２の端子取付辺にそれぞれパラレル出力端
子を設け、第１の端子取付辺の両端部付近にシリ
アル入力端子を設け、第２の端子取付辺の両端部
付近にシリアル出力端子を設けたことを特徴とす
る。
以上の構成により両端部付近にある二つのシリ
アル入力端子および二つのシリアル出力端子の内
どちらかの端子を使用することによつて、その入
出力端子に接続されるジヤンパー線（ボンデイン
グワイヤ）が各パラレル出力端子から延びる配線
ラインを跨がないようなパターンニングを簡単に
できるようにしたものである。
アル入力端子および二つのシリアル出力端子の内
どちらかの端子を使用することによつて、その入
出力端子に接続されるジヤンパー線（ボンデイン
グワイヤ）が各パラレル出力端子から延びる配線
ラインを跨がないようなパターンニングを簡単に
できるようにしたものである。
(e) 実施例
第１図Ａ，Ｂはこの考案の実施例であるドライ
バー用ICの配置図、概略構成図である。構成に
おいて第３図に示す従来のドライバー用ICと相
違する部分は、本実施例のドライバー用ICがチ
ツプの一方の端子取付辺の両端部にそれぞれシリ
アル入力端子SiT１，SiT２が設けられ、またチ
ツプの他方の端子取付辺の両端部にそれぞれシリ
アル出力端子SoT１，SoT２が設けられている点
である。同図Ｂに示すようにこれらのシリアル入
力端子SiT１，SiT２およびシリアル出力端子
SoT１，SoT２はそれぞれ内部で接続され、どち
らの入出力端子も使用できるように構成されてい
る。
バー用ICの配置図、概略構成図である。構成に
おいて第３図に示す従来のドライバー用ICと相
違する部分は、本実施例のドライバー用ICがチ
ツプの一方の端子取付辺の両端部にそれぞれシリ
アル入力端子SiT１，SiT２が設けられ、またチ
ツプの他方の端子取付辺の両端部にそれぞれシリ
アル出力端子SoT１，SoT２が設けられている点
である。同図Ｂに示すようにこれらのシリアル入
力端子SiT１，SiT２およびシリアル出力端子
SoT１，SoT２はそれぞれ内部で接続され、どち
らの入出力端子も使用できるように構成されてい
る。
第２図はこのドライバー用ICを使用して基板
上に駆動回路を構成した場合の配線パターンの状
態を示す図である。ブロツクＢ１の基板上の入力
データ端子IN１とIC１のシリアル入力端子と接
続には、IC１の図面に向かつて下側のシリアル
入力端子SiT２が使用される。ブロツクＢ１の基
板上のデータ出力端子OUT１とIC３のシリアル
出力端子との接続には、IC３の図面に向かつて
下側の端子SoT２が使用される。またブロツクＢ
２の基板上の入力データ端子IN２とIC４のシリ
アル入力端子との接続にはIC４のシリアル入力
端子SiT２が使用され、基板上の出力データ端子
OUT２とIC６のシリアル出力端子との接続には
IC６の図面に向かつて下側のシリアル出力端子
SoT２が使用される。これらを接続する配線ライ
ンlin１，lout１，lin２，lout２はそれぞれ基板
上に配線パターンで形成されてる。図示するよう
に各ICによつて駆動されるサーマルヘツド部は
図面の上方に位置するため、各ICのパラレル出
力端子Po１〜Po３２からは配線ラインＬが図の
上方に伸長する。したがつて基板上の入出力デー
タ端子とドライバー用ICのシリアル入力端子間
を接続する上記配線ラインは各パラレル出力端子
から上方に伸長する配線ラインＬと交差すること
はない。したがつて配線パターンが単純化され、
しかも配線ラインの長さも最短にすることもでき
る。勿論長いジヤンパー線等を使用する必要もな
い。
上に駆動回路を構成した場合の配線パターンの状
態を示す図である。ブロツクＢ１の基板上の入力
データ端子IN１とIC１のシリアル入力端子と接
続には、IC１の図面に向かつて下側のシリアル
入力端子SiT２が使用される。ブロツクＢ１の基
板上のデータ出力端子OUT１とIC３のシリアル
出力端子との接続には、IC３の図面に向かつて
下側の端子SoT２が使用される。またブロツクＢ
２の基板上の入力データ端子IN２とIC４のシリ
アル入力端子との接続にはIC４のシリアル入力
端子SiT２が使用され、基板上の出力データ端子
OUT２とIC６のシリアル出力端子との接続には
IC６の図面に向かつて下側のシリアル出力端子
SoT２が使用される。これらを接続する配線ライ
ンlin１，lout１，lin２，lout２はそれぞれ基板
上に配線パターンで形成されてる。図示するよう
に各ICによつて駆動されるサーマルヘツド部は
図面の上方に位置するため、各ICのパラレル出
力端子Po１〜Po３２からは配線ラインＬが図の
上方に伸長する。したがつて基板上の入出力デー
タ端子とドライバー用ICのシリアル入力端子間
を接続する上記配線ラインは各パラレル出力端子
から上方に伸長する配線ラインＬと交差すること
はない。したがつて配線パターンが単純化され、
しかも配線ラインの長さも最短にすることもでき
る。勿論長いジヤンパー線等を使用する必要もな
い。
なお、第２図に示した例では、IC１−IC２間、
IC２−IC３間、IC４−IC５間およびIC５−IC６
間のシリアル信号の接続のために、図に向かつて
上側のシリアル入力端子およびシリアル出力端子
を用いたが、第５図に示すようにIC１〜IC６の
全てのドライバ用ICに本願考案の駆動回路用集
積回路装置を適用して、隣接するIC間のシリア
ル信号の接続のために、図に向かつて下側のシリ
アル入力端子およびシリアル出力端子を用いても
良い。この場合IC１−IC２間、IC２−IC３間、
IC４−IC５間およびIC５−IC６間の各ジヤンパ
ー線の長さは第２図の場合と変わらないが、ジヤ
ンパー線の弛みなどによる基板上の配線ラインの
短絡の虞を完全に除くことができる。
IC２−IC３間、IC４−IC５間およびIC５−IC６
間のシリアル信号の接続のために、図に向かつて
上側のシリアル入力端子およびシリアル出力端子
を用いたが、第５図に示すようにIC１〜IC６の
全てのドライバ用ICに本願考案の駆動回路用集
積回路装置を適用して、隣接するIC間のシリア
ル信号の接続のために、図に向かつて下側のシリ
アル入力端子およびシリアル出力端子を用いても
良い。この場合IC１−IC２間、IC２−IC３間、
IC４−IC５間およびIC５−IC６間の各ジヤンパ
ー線の長さは第２図の場合と変わらないが、ジヤ
ンパー線の弛みなどによる基板上の配線ラインの
短絡の虞を完全に除くことができる。
(f) 考案の効果
以上のようにこの考案によれば、ドライバー用
ICチツプの一方の端子取付辺の両端部にシリア
ル入力端子をそれぞれ設け、また他方の端子取付
辺の両端部にシリアル出力端子をそれぞれ設ける
だけで、パラレル出力端子から伸びる配線ライン
とシリアル入出力端子から伸びる配線ラインとが
交差するのを、配線パターンを複雑化しなくて
も、また長いジヤンパー線等を使用しなくても簡
単に防ぐことができる。このため特に配線パター
ンが高密度化する時や、パラレル出力端子数の非
常に多い（ビツト数の多い）ドライバー用ICを
使用する場合に、またICをカスケード接続する
場合のブロツク数を多くする程、配線パターン形
成が相対的に簡単になる効果がある。
ICチツプの一方の端子取付辺の両端部にシリア
ル入力端子をそれぞれ設け、また他方の端子取付
辺の両端部にシリアル出力端子をそれぞれ設ける
だけで、パラレル出力端子から伸びる配線ライン
とシリアル入出力端子から伸びる配線ラインとが
交差するのを、配線パターンを複雑化しなくて
も、また長いジヤンパー線等を使用しなくても簡
単に防ぐことができる。このため特に配線パター
ンが高密度化する時や、パラレル出力端子数の非
常に多い（ビツト数の多い）ドライバー用ICを
使用する場合に、またICをカスケード接続する
場合のブロツク数を多くする程、配線パターン形
成が相対的に簡単になる効果がある。
第１図Ａ，Ｂこの考案の実施例であるドライバ
ー用IC（駆動回路用集積回路装置）のピン配置
図、内部の概略構成図、第２図は同ドライバー用
ICを使用して駆動回路を基板上に構成したとき
の配線パターンの状態を示す図である。また第３
図Ａ，Ｂは従来のドライバー用ICのピン配置図、
内部の概略構成図、第４図は同ドライバー用IC
を使用して駆動回路を基板上に構成したときの配
線パターンの状態を示す図である。第５図はこの
考案の実施例であるドライバー用ICを使用して
駆動回路を基板上に構成したときの他の配線パタ
ーンの状態を示す図である。 SiT１，SiT２……シリアル入力端子、SoT
１，SoT２……シリアル出力端子、Po１〜Po３
２……パラレル出力端子。
ー用IC（駆動回路用集積回路装置）のピン配置
図、内部の概略構成図、第２図は同ドライバー用
ICを使用して駆動回路を基板上に構成したとき
の配線パターンの状態を示す図である。また第３
図Ａ，Ｂは従来のドライバー用ICのピン配置図、
内部の概略構成図、第４図は同ドライバー用IC
を使用して駆動回路を基板上に構成したときの配
線パターンの状態を示す図である。第５図はこの
考案の実施例であるドライバー用ICを使用して
駆動回路を基板上に構成したときの他の配線パタ
ーンの状態を示す図である。 SiT１，SiT２……シリアル入力端子、SoT
１，SoT２……シリアル出力端子、Po１〜Po３
２……パラレル出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 シフトレジスタを内蔵するとともに、そのシフ
トレジスタのシリアル入力端子とシリアル出力端
子およびパラレル出力端子を備え、駆動回路用基
板上に複数個配列される駆動回路用集積回路装置
において、 駆動回路用基板上への配列方向に対向する第
１・第２の端子取付辺にそれぞれパラレル出力端
子を設け、第１の端子取付辺の両端部付近にシリ
アル入力端子を設け、第２の端子取付辺の両端部
付近にシリアル出力端子を設けたことを特徴とす
る駆動回路用集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985069567U JPH054284Y2 (ja) | 1985-05-09 | 1985-05-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985069567U JPH054284Y2 (ja) | 1985-05-09 | 1985-05-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186252U JPS61186252U (ja) | 1986-11-20 |
| JPH054284Y2 true JPH054284Y2 (ja) | 1993-02-02 |
Family
ID=30605362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985069567U Expired - Lifetime JPH054284Y2 (ja) | 1985-05-09 | 1985-05-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054284Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0999581A (ja) * | 1995-10-04 | 1997-04-15 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184735A (ja) * | 1982-04-22 | 1983-10-28 | Nec Corp | 集積回路チツプ |
-
1985
- 1985-05-09 JP JP1985069567U patent/JPH054284Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61186252U (ja) | 1986-11-20 |
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