JPH0339429B2 - - Google Patents
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- JPH0339429B2 JPH0339429B2 JP59164099A JP16409984A JPH0339429B2 JP H0339429 B2 JPH0339429 B2 JP H0339429B2 JP 59164099 A JP59164099 A JP 59164099A JP 16409984 A JP16409984 A JP 16409984A JP H0339429 B2 JPH0339429 B2 JP H0339429B2
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- Japan
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- serial
- input
- data
- drive
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- Facsimile Scanning Arrangements (AREA)
- Dot-Matrix Printers And Others (AREA)
- Electronic Switches (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明はサーマルヘツド、LED等の駆動用
に使用される駆動回路用集積回路装置に関する。
に使用される駆動回路用集積回路装置に関する。
(ロ) 従来の技術
サーマルヘツド用等のドライバICは信号処理
回路、駆動回路からなり、通常データはシリアル
インされ、パラレルアウトされるようになつてい
る。
回路、駆動回路からなり、通常データはシリアル
インされ、パラレルアウトされるようになつてい
る。
サーマルヘツドは一般的に上記ドライバICを
基板、例えばサーマルヘツド用のセラミツク基板
に実装し、ドライバICのパラレル出力とサーマ
ルヘツドの印字ドツトが対に構成されるようにな
つている。サーマルヘツド基板にドライバ用IC
を実装するのに、第４図に示すように、サーマル
ヘツド基板１に形成される導体パターン２上に、
複数のパツド３を有するドライバ用ICチツプ４
を搭載し、導体パターン２の一部に形成されるボ
ンデイング用のパターン５とドライバ用IC４の
各パツド３をワイヤ６によりワイヤボンデイング
している。
基板、例えばサーマルヘツド用のセラミツク基板
に実装し、ドライバICのパラレル出力とサーマ
ルヘツドの印字ドツトが対に構成されるようにな
つている。サーマルヘツド基板にドライバ用IC
を実装するのに、第４図に示すように、サーマル
ヘツド基板１に形成される導体パターン２上に、
複数のパツド３を有するドライバ用ICチツプ４
を搭載し、導体パターン２の一部に形成されるボ
ンデイング用のパターン５とドライバ用IC４の
各パツド３をワイヤ６によりワイヤボンデイング
している。
現在の技術では、IC４のパツド３のピツチｌ
１は100μm以上必要であるといわれ、ワイヤボン
デイングの為にチツプの端部とパターン５の端子
との距離ｌ２は、0.7mm程度は必要であるといわ
れている。
１は100μm以上必要であるといわれ、ワイヤボン
デイングの為にチツプの端部とパターン５の端子
との距離ｌ２は、0.7mm程度は必要であるといわ
れている。
このようにICのパツドピツチに所定の限界が
存在するために発熱体の印字ドツトの集積度をあ
げていき、ドツト数を増加した場合、このドツト
列に対応して、複数のICを横一列に配列するこ
とが困難となる。
存在するために発熱体の印字ドツトの集積度をあ
げていき、ドツト数を増加した場合、このドツト
列に対応して、複数のICを横一列に配列するこ
とが困難となる。
そこで、例えば128ドツトのサーマルヘツドを
駆動するのに第６図に示すように32ビツトのパラ
レル出力を有するドライバIC４ａ，４ｂ，４ｃ，
４ｄを上下に配列し、上部に設けるIC４ａ，４
ｃについての配線パターン２ａ，２ｃはそれぞれ
IC４ａ，４ｃの下方を通して導出し、下部のIC
４ｂ，４ｄについてはIC４ａ，４ｃの間、さら
に４ｃと端部の間を通して導出していた。
駆動するのに第６図に示すように32ビツトのパラ
レル出力を有するドライバIC４ａ，４ｂ，４ｃ，
４ｄを上下に配列し、上部に設けるIC４ａ，４
ｃについての配線パターン２ａ，２ｃはそれぞれ
IC４ａ，４ｃの下方を通して導出し、下部のIC
４ｂ，４ｄについてはIC４ａ，４ｃの間、さら
に４ｃと端部の間を通して導出していた。
しかしながら、このようなICの配置による配
線パターンの形成はICのサイズを、例えば4.8mm
×2.5mmのものであるとすると、横方向のパター
ンピツチは100μmを確保することができるが、IC
４ａと４ｃ間を通すIC４ｂ用の配線パターン２
ｂについては、IC４ａのワイヤボンド用の0.7mm
の間隔を考慮して双方で1.4mmと考え、このIC４
ａと４ｃの間隔を32本の配線パターンを通すとな
ると、配線パターン間隔は45μmピツチとなり、
横方向の配線パターンに対し、上下方向の配線パ
ターンのピツチは非常に小さく、極端な差が生
じ、パターンがアンバランス、複雑化するという
欠点があつた。
線パターンの形成はICのサイズを、例えば4.8mm
×2.5mmのものであるとすると、横方向のパター
ンピツチは100μmを確保することができるが、IC
４ａと４ｃ間を通すIC４ｂ用の配線パターン２
ｂについては、IC４ａのワイヤボンド用の0.7mm
の間隔を考慮して双方で1.4mmと考え、このIC４
ａと４ｃの間隔を32本の配線パターンを通すとな
ると、配線パターン間隔は45μmピツチとなり、
横方向の配線パターンに対し、上下方向の配線パ
ターンのピツチは非常に小さく、極端な差が生
じ、パターンがアンバランス、複雑化するという
欠点があつた。
そこでこの配線パターンの複雑化、アンバラン
ス化の欠点を解消するために第７図に示すように
上部のIC４ａ，４ｃ及び下部のIC４ｂ，４ｄを
上下重なる位置に配列し、IC４ａ，４ｂの配線
パターン２ａ，２ｂを共にIC４ａの下方を通し、
同じくIC４ｃ，４ｄの配線パターン２ｃ，２ｄ
をIC４ｃの下方を通して導出することが考えら
れる。
ス化の欠点を解消するために第７図に示すように
上部のIC４ａ，４ｃ及び下部のIC４ｂ，４ｄを
上下重なる位置に配列し、IC４ａ，４ｂの配線
パターン２ａ，２ｂを共にIC４ａの下方を通し、
同じくIC４ｃ，４ｄの配線パターン２ｃ，２ｄ
をIC４ｃの下方を通して導出することが考えら
れる。
このICの配列及びパターン配置によれば、例
えば、ICの大きさ4.8×2.5mmに対し、ワイヤボン
ド用の距離を横方向に1.12mmとるとしても2.5＋
1.12×２＝4.74の横幅に対し、64本のリードを通
すことになり、約74μmのピツチが確保できｘ
（横）方向のパターンピツチ100μmに略近いので
位置合わせ、平均化が容易となる。
えば、ICの大きさ4.8×2.5mmに対し、ワイヤボン
ド用の距離を横方向に1.12mmとるとしても2.5＋
1.12×２＝4.74の横幅に対し、64本のリードを通
すことになり、約74μmのピツチが確保できｘ
（横）方向のパターンピツチ100μmに略近いので
位置合わせ、平均化が容易となる。
(ハ) 発明が解決しようとする課題
上記、第７図に示したICの配列及び配線パタ
ーン配列方法によると配線パターンを平均化し、
配線パターンを簡略化でき、実装密度の高い印字
ドツトに対しても接続でき、対応可能となる。
ーン配列方法によると配線パターンを平均化し、
配線パターンを簡略化でき、実装密度の高い印字
ドツトに対しても接続でき、対応可能となる。
しかしながら、一般に使用されるドライブ用の
ICは、例えば32ビツト用の場合第５図に示すよ
うに１個のシリアル入力端子SiTと複数個のパラ
レル出力端子Pol，…，Po３２とさらに１個のシ
リアル出力端子SoTを有しているのが通常であ
る。この種のICを説明の便宜上４ビツトである
とし、上記した第６図、第７図に示すICの配置
及びパターン配列を簡略化するとそれぞれ第８
図、第９図に示すようになる。第８図によるとシ
リアル入力されたデータは、それぞれ１，２，
３，４のパラレル出力として導出され、各IC４
ａ，４ｂ，４ｃ，４ｄに対してそれぞれ順次、
５，６，７，…，１６と順次シリアル入力すると
ともに１，…，１６まで瞬時にパラレル出力する
ことができ、この場合には何ら問題なくパラレル
データを取り出すことができる。しかしながら第
９図に示す場合にはパラレル出力は１，２，３，
６，７，８，３，４の順で導出されることにな
り、シアル入力された１，２，…，１６のビツト
順序とは全く異なるパラレル出力となつてしまう
という問題点がある。
ICは、例えば32ビツト用の場合第５図に示すよ
うに１個のシリアル入力端子SiTと複数個のパラ
レル出力端子Pol，…，Po３２とさらに１個のシ
リアル出力端子SoTを有しているのが通常であ
る。この種のICを説明の便宜上４ビツトである
とし、上記した第６図、第７図に示すICの配置
及びパターン配列を簡略化するとそれぞれ第８
図、第９図に示すようになる。第８図によるとシ
リアル入力されたデータは、それぞれ１，２，
３，４のパラレル出力として導出され、各IC４
ａ，４ｂ，４ｃ，４ｄに対してそれぞれ順次、
５，６，７，…，１６と順次シリアル入力すると
ともに１，…，１６まで瞬時にパラレル出力する
ことができ、この場合には何ら問題なくパラレル
データを取り出すことができる。しかしながら第
９図に示す場合にはパラレル出力は１，２，３，
６，７，８，３，４の順で導出されることにな
り、シアル入力された１，２，…，１６のビツト
順序とは全く異なるパラレル出力となつてしまう
という問題点がある。
また、従来の駆動回路用集積回路装置は、デー
タを入力し、ストアするシフトレジスタの外部入
力端子と、出力端子は一個であり、用途に応じ、
データ入力の態様を種々選択できないという問題
があつた。
タを入力し、ストアするシフトレジスタの外部入
力端子と、出力端子は一個であり、用途に応じ、
データ入力の態様を種々選択できないという問題
があつた。
この発明は、上記問題点に着目してなされたも
のであつて、複数のICを印字ドツト部に接続す
るのに各ICの配線パターンが各ICの下方を通し
て導出されるものにおいても、シリアルデータの
入力順にパラレルデータもズレを生じることなく
導出でき、従つて非常に配線パターンの均一化さ
れたものに適用可能であり、またデータ入出力を
フレキシブルに選択し得る駆動回路用の集積回路
装置を提供することを目的としている。
のであつて、複数のICを印字ドツト部に接続す
るのに各ICの配線パターンが各ICの下方を通し
て導出されるものにおいても、シリアルデータの
入力順にパラレルデータもズレを生じることなく
導出でき、従つて非常に配線パターンの均一化さ
れたものに適用可能であり、またデータ入出力を
フレキシブルに選択し得る駆動回路用の集積回路
装置を提供することを目的としている。
(ニ) 課題を解決するための手段及び作用
この発明の駆動回路用集積回路装置は、チツプ
外の回路に接続するためのｎ（ｎ：偶数）個の出
力端子と、これらｎ個の出力端子に、それぞれ個
別に駆動信号を出力するｎ個の駆動回路と、それ
ぞれｎ／２ビツトの記憶段を有し、データをシリ
アルに入力し、パラレル出力が前記各駆動回路に
入力される２個のシフトレジスタとを備え、かつ
前記２個のシフトレジスタのそれぞれに、外部よ
りシリアルデータを入力可能なシリアル入力端子
と、データを外部にシリアルに導出可能なシリア
ル出力端子とを設けたことを特徴としている。
外の回路に接続するためのｎ（ｎ：偶数）個の出
力端子と、これらｎ個の出力端子に、それぞれ個
別に駆動信号を出力するｎ個の駆動回路と、それ
ぞれｎ／２ビツトの記憶段を有し、データをシリ
アルに入力し、パラレル出力が前記各駆動回路に
入力される２個のシフトレジスタとを備え、かつ
前記２個のシフトレジスタのそれぞれに、外部よ
りシリアルデータを入力可能なシリアル入力端子
と、データを外部にシリアルに導出可能なシリア
ル出力端子とを設けたことを特徴としている。
この発明の駆動回路用集積回路装置は２個のシ
フトレジスタにそれぞれ独立にシリアルデータを
入力し、出力できるので、例えば第９図に示すよ
うなIC及び配線パターン配置を適用した場合、
１，２，５，６，７，８，３，４，…の順序でシ
リアルデータを入力することによりパラレルデー
タを１，２，５，６，７，８，３，４の順序で取
り出すことが可能となる。このほか、２個のシフ
トレジスタのシリアル入力端子、シリアル出力端
子が個別にそれぞれ設けられているので、ｎ個の
素子を駆動する場合と、ｎ／２個の素子を駆動す
る場合を簡単に選択できる。
フトレジスタにそれぞれ独立にシリアルデータを
入力し、出力できるので、例えば第９図に示すよ
うなIC及び配線パターン配置を適用した場合、
１，２，５，６，７，８，３，４，…の順序でシ
リアルデータを入力することによりパラレルデー
タを１，２，５，６，７，８，３，４の順序で取
り出すことが可能となる。このほか、２個のシフ
トレジスタのシリアル入力端子、シリアル出力端
子が個別にそれぞれ設けられているので、ｎ個の
素子を駆動する場合と、ｎ／２個の素子を駆動す
る場合を簡単に選択できる。
(ホ) 実施例
第１図はこの発明の１実施例を示す駆動回路用
集積回路装置の回路ブロツク図である。同図にお
いて駆動用集積回路装置２１はＤ１からＤ１６ま
での16個の記憶セル（段）が直列接続されるシフ
トレジスタ２２とＤ１７からＤ３２までの16個の
記憶セルが直列接続されるシフトレジスタ２３と
ラツチ２４とＧ１からＧ３２までのゲート回路か
ら構成されている。
集積回路装置の回路ブロツク図である。同図にお
いて駆動用集積回路装置２１はＤ１からＤ１６ま
での16個の記憶セル（段）が直列接続されるシフ
トレジスタ２２とＤ１７からＤ３２までの16個の
記憶セルが直列接続されるシフトレジスタ２３と
ラツチ２４とＧ１からＧ３２までのゲート回路か
ら構成されている。
シフトレジスタ２２はシリアルデータの入力端
子Si１Ｔを有するとともにシリアルデータを出力
するSo１Ｔ端子を用い、さらにパラレルデータ
をラツチ回路２４のＬ１からＬ１６の各ビツトに
出力できるようになつており、またシフトレジス
タ２３はシフトレジスタ２２と同様にシリアルデ
ータを入力するための入力端子Si２Ｔを有すると
ともにシリアルデータを出力するSo2T端子を備
え、さらにパラレル出力はラツチ回路のＬ１７，
…，Ｌ３２の各セルに個別にラツチされるように
なつている。ラツチ回路２４はラツチ信号入力端
子LPTに加えられるラツチ信号によりシフトレ
ジスタ２２，２３の各パラレル出力をラツチ回路
２４にそれぞれラツチ記憶するようになつてい
る。さらにラツチ回路２４のＬ１，…，Ｌ３２の
各ビツト出力はストロボ信号入力端子SBTにス
トロボ信号が入力されるとゲート回路Ｇ１，…，
Ｇ３２を介してパラレル出力端子Po１，Po２，
Po３，…，Po３２からそれぞれ出力が導出され
るようになつている。尚、PTは電源電圧Vccを
供給する端子、LGTはロジツクグランド端子、
PGTはパワーグランド端子である。
子Si１Ｔを有するとともにシリアルデータを出力
するSo１Ｔ端子を用い、さらにパラレルデータ
をラツチ回路２４のＬ１からＬ１６の各ビツトに
出力できるようになつており、またシフトレジス
タ２３はシフトレジスタ２２と同様にシリアルデ
ータを入力するための入力端子Si２Ｔを有すると
ともにシリアルデータを出力するSo2T端子を備
え、さらにパラレル出力はラツチ回路のＬ１７，
…，Ｌ３２の各セルに個別にラツチされるように
なつている。ラツチ回路２４はラツチ信号入力端
子LPTに加えられるラツチ信号によりシフトレ
ジスタ２２，２３の各パラレル出力をラツチ回路
２４にそれぞれラツチ記憶するようになつてい
る。さらにラツチ回路２４のＬ１，…，Ｌ３２の
各ビツト出力はストロボ信号入力端子SBTにス
トロボ信号が入力されるとゲート回路Ｇ１，…，
Ｇ３２を介してパラレル出力端子Po１，Po２，
Po３，…，Po３２からそれぞれ出力が導出され
るようになつている。尚、PTは電源電圧Vccを
供給する端子、LGTはロジツクグランド端子、
PGTはパワーグランド端子である。
この実施例駆動回路用集積回路装置２１の外部
端子の配置は第２図に示すように左側の上端より
シフトレジスタ２２のシリアルデータ入力端子
Si1T、さらに以下パラレル出力端子Po１，Po
２，Po３，…，Po１６が配置され最下端にシフ
トレジスタ２２のシリアルデータ出力端子So１
Ｔが配置されている。また右側には上端よりシフ
トレジスタ２３のシリアルデータ出力端子So２
Ｔ以下順次、パラレル出力端子Po３２，…，Po
１９，Po１８，Po１７が下方に向かつて配列さ
れ、最下端にはシフトレジスタ２３のシリアルデ
ータ入力端子Si２Ｔが配設されている。すなわ
ち、シフトレジスタ２２と２３のシリアルデータ
入力端子同士がそれぞれ対角線上に、同様に両シ
フトレジスタ２２，２３の出力端子So１Ｔ，So
２Ｔ同士も対角線上に配置されている。
端子の配置は第２図に示すように左側の上端より
シフトレジスタ２２のシリアルデータ入力端子
Si1T、さらに以下パラレル出力端子Po１，Po
２，Po３，…，Po１６が配置され最下端にシフ
トレジスタ２２のシリアルデータ出力端子So１
Ｔが配置されている。また右側には上端よりシフ
トレジスタ２３のシリアルデータ出力端子So２
Ｔ以下順次、パラレル出力端子Po３２，…，Po
１９，Po１８，Po１７が下方に向かつて配列さ
れ、最下端にはシフトレジスタ２３のシリアルデ
ータ入力端子Si２Ｔが配設されている。すなわ
ち、シフトレジスタ２２と２３のシリアルデータ
入力端子同士がそれぞれ対角線上に、同様に両シ
フトレジスタ２２，２３の出力端子So１Ｔ，So
２Ｔ同士も対角線上に配置されている。
この実施例駆動用回路装置２１を４個、すなわ
ち２１ａ，２１ｂ，２１ｃ，２１ｄを第７図と同
様の配置にすなわち上下に２個ずつ、２１ａと２
１ｂ，２１ｃと２１ｄを配置し（第３図参照）、
２１ａのシリアルデータ出力端子Si１Ｔと２１ｂ
のシリアルデータ入力端子Si１Ｔを接続し、さら
にIC２１ｂのシリアルデータ出力端子So１Ｔと
同じく同IC２１ｂのシリアルデータ入力端子Si２
Ｔを接続し、さらに同IC２１ｂのシリアルデー
タ出力端子So２Ｔと上部のIC２１ａのシリアル
データ入力端子Si２Ｔを接続する。そして外部よ
りIC２１ａのシリアルデータ入力端子Si1Tに順
次シリアルデータを入力すると、64ビツト分のデ
ータが入力された時点でパラレルデータを導出す
ると、出力端には左方よりIC２１ａのPo１から
Po１６までのパラレル出力と、次に続いてIC２
１ｂのPo１からPo１６までの出力と、さらに同
IC２１ｂのPo１７からPo３２までの出力と最後
にIC２１ａのPo１７からPo３２までの出力が導
出され、１から64ビツトまでのパラレル出力が右
方より順次入力された順に出力されることにな
る。IC２１ｃとIC２１ｄについても同様に接続
し、IC２１ａのシリアルデータ出力端子So２Ｔ
とIC２１ｃのシリアルデータ入力端子Si１Ｔを接
続すれば、１から128ビツトのデータをパラレル
に順次出力することができる。すなわち、第７図
に示すデータ出力と同様のデータ出力を得ること
ができる。
ち２１ａ，２１ｂ，２１ｃ，２１ｄを第７図と同
様の配置にすなわち上下に２個ずつ、２１ａと２
１ｂ，２１ｃと２１ｄを配置し（第３図参照）、
２１ａのシリアルデータ出力端子Si１Ｔと２１ｂ
のシリアルデータ入力端子Si１Ｔを接続し、さら
にIC２１ｂのシリアルデータ出力端子So１Ｔと
同じく同IC２１ｂのシリアルデータ入力端子Si２
Ｔを接続し、さらに同IC２１ｂのシリアルデー
タ出力端子So２Ｔと上部のIC２１ａのシリアル
データ入力端子Si２Ｔを接続する。そして外部よ
りIC２１ａのシリアルデータ入力端子Si1Tに順
次シリアルデータを入力すると、64ビツト分のデ
ータが入力された時点でパラレルデータを導出す
ると、出力端には左方よりIC２１ａのPo１から
Po１６までのパラレル出力と、次に続いてIC２
１ｂのPo１からPo１６までの出力と、さらに同
IC２１ｂのPo１７からPo３２までの出力と最後
にIC２１ａのPo１７からPo３２までの出力が導
出され、１から64ビツトまでのパラレル出力が右
方より順次入力された順に出力されることにな
る。IC２１ｃとIC２１ｄについても同様に接続
し、IC２１ａのシリアルデータ出力端子So２Ｔ
とIC２１ｃのシリアルデータ入力端子Si１Ｔを接
続すれば、１から128ビツトのデータをパラレル
に順次出力することができる。すなわち、第７図
に示すデータ出力と同様のデータ出力を得ること
ができる。
なお、上記実施例においてシフトレジスタ２
２，２３は、それぞれ16ビツトのものを２個設け
ているがビツト数はもちろん用途において適宜選
定すればよいこというまでもない。
２，２３は、それぞれ16ビツトのものを２個設け
ているがビツト数はもちろん用途において適宜選
定すればよいこというまでもない。
(ヘ) 発明の効果
この発明によれば、ｎ個（偶数）の出力端子、
ｎ個の駆動回路に対し、それぞれがｎ／２ビツト
の記憶段からなり、個別のシリアル入力端子、シ
リアル出力端子を持つ、２個のシフトレジスタを
備え、これら２個のシフトレジスタのパラレル出
力を、各駆動回路に入力するものであるから、２
個のシフトレジスタに独立にデータを入力し、個
別に出力でき、フレキシブルなデータの入出力が
可能である上、ｎ個の素子とｎ／２個の素子のい
ずれかを選択駆動することができる。
ｎ個の駆動回路に対し、それぞれがｎ／２ビツト
の記憶段からなり、個別のシリアル入力端子、シ
リアル出力端子を持つ、２個のシフトレジスタを
備え、これら２個のシフトレジスタのパラレル出
力を、各駆動回路に入力するものであるから、２
個のシフトレジスタに独立にデータを入力し、個
別に出力でき、フレキシブルなデータの入出力が
可能である上、ｎ個の素子とｎ／２個の素子のい
ずれかを選択駆動することができる。
また、例えば本発明の駆動回路用集積回路装置
を２個のIC（集積回路装置）を上下に配するもの
に適用すれば、それぞれ独立したデータのシリア
ル入力端子、シリアル出力端子を有するので、こ
れら入出力端子を適宜接続することにより入力デ
ータビツトの順序と同様にパラレル出力データを
取り出すことができる。
を２個のIC（集積回路装置）を上下に配するもの
に適用すれば、それぞれ独立したデータのシリア
ル入力端子、シリアル出力端子を有するので、こ
れら入出力端子を適宜接続することにより入力デ
ータビツトの順序と同様にパラレル出力データを
取り出すことができる。
従つてこの発明の集積回路装置を、上下に配置
されたICの下方を通つて配線パターンがドツト
部に接続されるものに適用することができ、配線
パターンのピツチが平均化されるから高精度にパ
ターンニングできるという利点があるし、微細な
パターンも回避できる上、ICの実装密度をあげ
ることができる。
されたICの下方を通つて配線パターンがドツト
部に接続されるものに適用することができ、配線
パターンのピツチが平均化されるから高精度にパ
ターンニングできるという利点があるし、微細な
パターンも回避できる上、ICの実装密度をあげ
ることができる。
第１図は、この発明の１実施例を示す駆動用集
積回路装置の回路ブロツク図、第２図は同集積回
路装置の外部端子の配置を示す図、第３図は第２
図に示す集積回路装置を複数個配置して接続した
状態を示す図、第４図は従来の一般的な集積回路
装置とサーマルヘツドの基板の接続状態を説明す
るための斜視図、第５図は従来の駆動回路用集積
回路装置の外部端子の配置を示す図、第６図は従
来の複数個のICを使用したICの配線パターン例
を示す図、第７図は同配線パターンのより実装度
をあげるためのこの発明の前提となるIC及び配
線パターンの配置状態を示す図、第８図及び第９
図はそれぞれ第６図、第７図を簡略化して説明す
るための図である。 ２１：チツプ、２２，２３：シフトレジスタ、
G1，…，G32：ゲート回路、Si１Ｔ，Si２Ｔ：シ
リアルデータ入力端子、So１Ｔ，So２Ｔ：シリ
アルデータ出力端子、Po１，Po２，…，Po３
２：パラレルデータ出力端子。
積回路装置の回路ブロツク図、第２図は同集積回
路装置の外部端子の配置を示す図、第３図は第２
図に示す集積回路装置を複数個配置して接続した
状態を示す図、第４図は従来の一般的な集積回路
装置とサーマルヘツドの基板の接続状態を説明す
るための斜視図、第５図は従来の駆動回路用集積
回路装置の外部端子の配置を示す図、第６図は従
来の複数個のICを使用したICの配線パターン例
を示す図、第７図は同配線パターンのより実装度
をあげるためのこの発明の前提となるIC及び配
線パターンの配置状態を示す図、第８図及び第９
図はそれぞれ第６図、第７図を簡略化して説明す
るための図である。 ２１：チツプ、２２，２３：シフトレジスタ、
G1，…，G32：ゲート回路、Si１Ｔ，Si２Ｔ：シ
リアルデータ入力端子、So１Ｔ，So２Ｔ：シリ
アルデータ出力端子、Po１，Po２，…，Po３
２：パラレルデータ出力端子。
Claims (1)
- 【特許請求の範囲】 １ チツプ外の回路に接続するためのｎ（ｎ：偶
数）個の出力端子と、これらｎ個の出力端子に、
それぞれ個別に駆動信号を出力するｎ個の駆動回
路と、それぞれｎ／２ビツトの記憶段を有し、デ
ータをシリアルに入力し、パラレル出力が前記各
駆動回路に入力される２個のシフトレジスタとを
備え、かつ前記２個のシフトレジスタのそれぞれ
に、外部よりシリアルデータを入力可能なシリア
ル入力端子と、データを外部にシリアルに導出可
能なシリアル出力端子とを設けたことを特徴とす
る駆動回路用集積回路装置。 ２ 前記一方のシフトレジスタはｎ／２ビツトの
パラレル出力用の出力端子を、チツプの１辺に沿
つて配設し、他方のシフトレジスタのパラレル出
力用の出力端子を、前記１辺に対向する他辺に沿
つて配設した特許請求の範囲第１項記載の駆動回
路用集積回路装置。 ３ 前記２個のシフトレジスタは、それぞれのシ
リアル入力端子同士、及びシリアル出力端子同士
が、互いに対角線の位置に配設したものである特
許請求の範囲第１項記載の駆動回路用集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16409984A JPS6141269A (ja) | 1984-08-02 | 1984-08-02 | 駆動回路用集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16409984A JPS6141269A (ja) | 1984-08-02 | 1984-08-02 | 駆動回路用集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9784992A Division JP2559945B2 (ja) | 1992-04-17 | 1992-04-17 | ドットデータ出力用ベアチップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6141269A JPS6141269A (ja) | 1986-02-27 |
| JPH0339429B2 true JPH0339429B2 (ja) | 1991-06-13 |
Family
ID=15786742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16409984A Granted JPS6141269A (ja) | 1984-08-02 | 1984-08-02 | 駆動回路用集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141269A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540853B2 (ja) * | 1987-04-10 | 1996-10-09 | 富士ゼロックス株式会社 | 光書込みヘツド |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122073A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | サ−マルヘッド |
-
1984
- 1984-08-02 JP JP16409984A patent/JPS6141269A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141269A (ja) | 1986-02-27 |
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