JPH0212836A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0212836A
JPH0212836A JP63160827A JP16082788A JPH0212836A JP H0212836 A JPH0212836 A JP H0212836A JP 63160827 A JP63160827 A JP 63160827A JP 16082788 A JP16082788 A JP 16082788A JP H0212836 A JPH0212836 A JP H0212836A
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    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特にＬＤＤ構造
のＭＯＳトランジスタに使用されるものである。
（従来の技術） 従来、微細化したｎチャネル型ＭＯ３）ランジスタには
ドレイン領域への電界集中を緩和するためにＬＤＤ構造
が用いられている。このＬＤＤ構造はゲート電極近傍の
ドレイン領域に接して低濃度の不純物拡散層を設けたも
のである。第２図にＬＤＤ構造のｎチャネル型ＭＯＳト
ランジスタの一例を示す。このＭＯＳトランジスタはｐ
型シリコン基板２１の表面にソース又はドレイン領域と
してのｎ＋型不純物拡散層２２ａ、　　２２ｂ形成され
ている。また、このｎ中型不純物拡散層２２ａ、　　２
２ｂに接して電界緩和用のｎ−型不純物拡散層２３ａ。
２３ｂが形成されている。これらｎ−型不純物拡散層２
３ａ、　　２３ｂ間のチャネル領域上にゲート絶縁膜２
４を介しゲート電極２５が形成されている。
このような構造では、ｎ＋型不純物拡散層（ドレイン領
域）　　２２ａ、　　２２ｂのゲート電極２５近傍に設
けた電界緩和用のｎ−型不純物拡散層２３ａ。
２３ｂにより、ドレイン領域への電界集中を緩和してホ
ットキャリヤの発生量を減少することができる。
しかしながら、上記ＬＤＤ構造のＭＯＳトランジスタは
単位ホットキャリヤ当りの特性劣化量が大きく、ホット
キャリヤの発生量の低減に見合った信頼性の向上が得ら
れない欠点があった。
（これについてはＩＥＥＥ　　ＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥ　　ＬＥＴＴＥＲ３，ＶＯＬ、ＥＤＬ−５，ＮＯ
，３，ＭＡＲＣＨ１９８４ＰＰ。
７１−７４に記載されている） （発明が解決しようとする課題） このように、従来は単位ホットキャリヤ当りの特性劣化
量が大きく、ホットキャリヤの発生量の低減に見合った
信頼性の向上が得られない欠点があった。
よって、本発明の目的は、微細化を妨げることなく、ホ
ットキャリヤの発生量の低減に見合った信頼性の向上が
得られる半導体装置の製造方法を提供することである。
し発明の構成］ （課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体装置の製造方法は、第１導
電型の半導体基板の主表面に所定の間隔に分離してソー
ス又はドレイン領域としての第２導電型の第１．第２の
不純物拡散層を形成する。そして、この第１．第２の不
純物拡散層間の前記半導体基板の主表面に、ドレイン領
域として働く前記第１．第２の不純物拡散層とのみ接し
て、この第１．第２の不純物拡散層よりも低濃度の第２
導電型の第３の不純物拡散層を形成する。また、前記第
１．第２の不純物拡散層間の前記半導体基板上にゲート
絶縁膜を介してゲート電極を形成する。なお、このゲー
ト電極は前記第３の不純物拡散層を完全に覆うように形
成している。
このような製造方法によれば、低濃度の第３の不純物拡
散層上にゲート電極を形成することができる。よって、
ホットキャリヤの発生量の低減できるとともに、これに
見合った信頼性の向上が得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図（ａ）〜（ｆ）は、本発明のｎチャネル型ＭＯＳ
トランジスタの製造方法を示したものである。まず、ｐ
型シリコン基板１にＬＯＣＯＳ法を用いて素子分離領域
を形成する。この後、（ａ）図に示すように、前記素子
分離領域により分離された素子領域において、前記シリ
コン基板ｌの表面に膜厚が２００人程形成ゲート絶縁膜
２を形成する。続いて、このゲート絶縁膜２上にリンが
ドープされた多結晶シリコン膜３を膜厚が４０００人程
度形成るように堆積形成する。なお、この多結晶シリコ
ン膜３は、不純物がドープされていないものを堆積形成
した後、たとえばＰＯＣノ３拡散法を用いてリンをドー
プしてもよい。さらに、フォトリソグラフィー技術を用
いて前記多結晶シリコン膜３をパターニングする。次に
、（ｂ）図に示すように、前記多結晶シリコン膜３の表
面を熱酸化して膜厚が２００人程形成シリコン酸化膜４
を形成する。続いて、前記多結晶シリコン膜３及びシリ
コン酸化膜４をマスクにして、リンを加速電圧が約４０
ＫｅＶ、　ドーズ量が約２　Ｘ　１０１３ｃｍ−２の条
件でイオン注入する。この後、全面にリンがドープされ
た多結晶シリコン膜５を膜厚が４０００人程度形成るよ
うに堆積形成する。なお、この多結晶シリコン膜５も、
不純物がドープされていないものを堆積形成した後、た
とえばＰＯＣＪ！３拡散法を用いてリンをドープしても
よい。さらに、全面を熱酸化して前記多結晶シリコン膜
５の表面にシリコン酸化膜６を膜厚が２０００人程度形
成るようにｔｔ影形成る。また、この拡散工程の熱履歴
によって、前記シリコン基板１の表面領域には電界緩和
用のｎ−型不純物拡散層７ａ、　７ｂが形成される。次
に、（Ｃ）図に示すように、ＲＩＥ等の異方性エツチン
グ技術を用いて、前記多結晶シリコン膜５及びシリコン
酸化膜６を順次エツチングする。これにより、前記多結
晶シリコン膜５及びシリコン酸化膜６は前記多結晶シリ
コン膜３の側壁部にのみ残存する。次に、（ｄ）図に示
すように、前記多結晶シリコン膜３゜５及びシリコン酸
化膜４．６をマスクにして、ヒ素を加速電圧が約４０Ｋ
ｅＶ、　　ドーズ量が約５Ｘ１０１５ｃＩＩｌ−２の条
件でイオン注入する。この後、約９００℃で酸素雰囲気
中において３０分程度熱酸化する。これにより、前記イ
オン注入領域が活性化してｎ十型不純物拡散層８ａ、　
８ｂが形成されるとともに、前記多結晶シリコン膜５の
露出部分にシリコン酸化膜９が形成される。次に、（ｅ
）図に示すように、ＲＩＥ等の異方性エツチング技術を
用いてエツチングを行い、前記ｎ中型不純物拡散層８ａ
、　８ｂ表面及び多結晶シリコン膜３，５上面を露出さ
せる。次に、（ｆ）図に示すように高融点金属、たとえ
ばタングステンの選択成長法を用いて、タングステン膜
１０を前記ｎ＋型不純物拡散層８ａ、　８ｂ表面及び多
結晶シリコン膜３．５上面に選択的に形成する。この時
、前記タングステン膜ＩＯは前記シリコン酸化膜４より
も充分厚い膜厚（たとえば２０００人）にする。これに
より、前記多結晶シリコン膜３と前記多結晶シリコン膜
５とは前記タングステン膜１０により連結してｎチャネ
ル型ＭＯＳトランジスタが完成する。
このような半導体装置の製造方法によれば、電界緩和用
のｎ−型不純物拡散層上にもゲート電極を設けることが
できる。よって、ホットキャリヤの低減に見合った信頼
性の向上を得ることができる。また、本発明によるＭＯ
Ｓトランジスタは電流駆動能力が高くなる。
なお、上記実施例ではドレイン領域とソース領域の両方
に電界緩和用のｎ−型不純物拡散層を形成したが、ドレ
イン領域にのみ形成してもよい。
また、多結晶シリコン膜上に高融点金属（タングステン
膜）を選択成長させてゲート電極を形成しているが、こ
の高融点金属は熱処理を加えて高融点金属シリサイド（
タングステンシリサイド）に転換しても同様の効果が得
られる。さらに、本発明はｎチャネル型ＭＯＳ）ランジ
スタに限らず、ｐチャネル型ＭＯＳトランジスタにも適
用できる。
［発明の効果］ 以上、説明したように本発明の半導体装置の製造方法に
よれば次のような効果を奏する。
微細化を妨げることなく、ホットキャリヤの発生量の低
減に見合った信頼性の向上が得られる半導体装置の製造
方法を提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は従来の半導
体装置について説明するための断面図である。 ｌ・・・ｐ型シリコン基板、２・・・ゲート絶縁膜、３
．５・・・多結晶シリコン膜、４．　６．　９・・・シ
リコン酸化膜、７ａ、　７ｂ・・・ｎ−型不純物拡散層
、８ａ、　８ｂ・・・ｎ＋型不純物拡散層、１０・・・
タングステン膜。 出願人代理人　弁理士　鈴江武彦 図 ３２図

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体領域の主表面にゲート絶縁膜
    を形成する工程と、このゲート絶縁膜上に第１の導電層
    を形成してパターニングする工程と、前記パターニング
    した第１の導電層をマスクとして前記半導体領域に不純
    物をイオン注入することにより第２導電型の第１、第２
    の不純物拡散層を形成する工程と、全面に第１の絶縁層
    を形成する工程と、全面に第２の導電層を形成する工程
    と、全面に第２の絶縁層を形成する工程と、異方性エッ
    チングを行なって、前記パターニングした第１の導電層
    の側壁に存在する第１の絶縁層の側壁にのみ前記第２の
    導電層と前記第２の絶縁層との積層膜を残存させる工程
    と、前記第１の導電層、第１の絶縁層、第２の導電層及
    び第２の絶縁層をマスクとして前記半導体領域に不純物
    をイオン注入することにより前記第１、第２の不純物拡
    散層より高濃度の第２導電型の第３、第４の不純物拡散
    層を形成する工程と、前記露出した第２の導電層上に第
    ３の絶縁層を形成する工程と、異方性エッチングを行な
    って、前記半導体領域の主表面に平行している第１の導
    電層と前記第２の導電層とを露出させる工程と、前記露
    出した第１及び第２の導電層上に選択的に第３の導電層
    を形成してこの第１及び第２の導電層を連結する工程と
    を具備したことを特徴とする半導体装置の製造方法。
  2. （２）前記第３の導電層は高融点金属又は高融点金属シ
    リサイドであることを特徴とする請求項１記載の半導体
    装置の製造方法。
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