JPH07183534A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07183534A JPH07183534A JP34644093A JP34644093A JPH07183534A JP H07183534 A JPH07183534 A JP H07183534A JP 34644093 A JP34644093 A JP 34644093A JP 34644093 A JP34644093 A JP 34644093A JP H07183534 A JPH07183534 A JP H07183534A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタを構成するシリコン薄膜の
結晶構造を均一化しトランジスタ特性のバラツキを抑制
する。 【構成】 薄膜トランジスタを集積形成する際、先ず絶
縁基板１上にシリコン薄膜２を全面的に成膜する。次に
シリコン薄膜２を所定の平面形状にパタニングし素子領
域３を設ける。続いて素子領域３にシリコンイオンを打
ち込みパタニングされたシリコン薄膜２を一旦非晶質化
する。さらに非晶質化されたシリコン薄膜２に加熱処理
を施し多結晶化して素子領域３全体に渡って均一化され
た結晶粒１１〜１５を成長させる。最後に多結晶化され
た素子領域３に対してゲート絶縁膜４、ゲート電極５及
び配線電極７を形成する。
結晶構造を均一化しトランジスタ特性のバラツキを抑制
する。 【構成】 薄膜トランジスタを集積形成する際、先ず絶
縁基板１上にシリコン薄膜２を全面的に成膜する。次に
シリコン薄膜２を所定の平面形状にパタニングし素子領
域３を設ける。続いて素子領域３にシリコンイオンを打
ち込みパタニングされたシリコン薄膜２を一旦非晶質化
する。さらに非晶質化されたシリコン薄膜２に加熱処理
を施し多結晶化して素子領域３全体に渡って均一化され
た結晶粒１１〜１５を成長させる。最後に多結晶化され
た素子領域３に対してゲート絶縁膜４、ゲート電極５及
び配線電極７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。より詳しくは薄膜トランジスタの素子領
域を構成するポリシリコン薄膜の大粒径化技術に関す
る。
方法に関する。より詳しくは薄膜トランジスタの素子領
域を構成するポリシリコン薄膜の大粒径化技術に関す
る。
【０００２】
【従来の技術】薄膜トランジスタはガラスもしくは石英
等からなる絶縁基板上に成膜されたシリコン薄膜を素子
領域として形成される。絶縁基板上に成膜されたシリコ
ン薄膜は非晶質状態もしくは比較的結晶粒径の細かい多
結晶状態にある。これらの状態ではキャリア移動度が小
さい為、このまま薄膜トランジスタの素子領域として用
いた場合高性能なトランジスタ特性を得る事が難しい。
そこで、従来からシリコン薄膜の大粒径化を図り単結晶
シリコンに近い特性を得る様にしている。例えば、絶縁
基板上に成膜された非晶質シリコン薄膜もしくは多結晶
シリコン薄膜に対してシリコンイオンを打ち込み、一旦
完全に非晶質化した後、熱処理を加え結晶成長させて大
粒径化を図る技術が知られている。この方法は例えば、
特開昭６０−１６４３１６号公報や特開昭６１−１２７
１１８号公報に開示されている。
等からなる絶縁基板上に成膜されたシリコン薄膜を素子
領域として形成される。絶縁基板上に成膜されたシリコ
ン薄膜は非晶質状態もしくは比較的結晶粒径の細かい多
結晶状態にある。これらの状態ではキャリア移動度が小
さい為、このまま薄膜トランジスタの素子領域として用
いた場合高性能なトランジスタ特性を得る事が難しい。
そこで、従来からシリコン薄膜の大粒径化を図り単結晶
シリコンに近い特性を得る様にしている。例えば、絶縁
基板上に成膜された非晶質シリコン薄膜もしくは多結晶
シリコン薄膜に対してシリコンイオンを打ち込み、一旦
完全に非晶質化した後、熱処理を加え結晶成長させて大
粒径化を図る技術が知られている。この方法は例えば、
特開昭６０−１６４３１６号公報や特開昭６１−１２７
１１８号公報に開示されている。
【０００３】
【発明が解決しようとする課題】図５は上述した結晶成
長により得られた多結晶シリコン薄膜の結晶構造を表わ
す模式的な平面図である。一旦非晶質化されたシリコン
薄膜に点在する核を中心として結晶成長が進行し、粒径
サイズの比較的大きな結晶の集合からなる多結晶シリコ
ン薄膜が得られる。従来、絶縁基板上に全面成膜された
状態で結晶成長を行ない、然る後多結晶シリコン薄膜を
パタニングして素子領域２０１を得ていた。この素子領
域２０１に対して個々の薄膜トランジスタを作り込む。
図示する様に個々の素子領域２０１内には結晶粒２０２
がランダムな状態で包含されている。薄膜トランジスタ
の微細化が進むと、素子領域２０１のサイズと結晶粒２
０２のサイズが近くなってくる。この為、素子領域２０
１内における結晶粒２０２の分布状態が個々の薄膜トラ
ンジスタの特性に大きな影響を及ぼす様になる。従来、
シリコン薄膜の多結晶化を行なった後そのパタニングを
実施していたので、個々の素子領域２０１に包含される
結晶粒２０２の分布にバラツキが生じ均一なトランジス
タ特性が得られないという課題があった。再結晶化の中
心となる核発生がランダムに起る為、個々のトランジス
タのチャネル領域は均一な結晶分布及び結晶粒径を持つ
とは限らない。この為、同一パタンに設計されたトラン
ジスタでもチャネル部の移動度が個々にばらついてい
た。従ってある統計的な確率でトランジスタの動作不良
が発生し解決すべき課題となっていた。
長により得られた多結晶シリコン薄膜の結晶構造を表わ
す模式的な平面図である。一旦非晶質化されたシリコン
薄膜に点在する核を中心として結晶成長が進行し、粒径
サイズの比較的大きな結晶の集合からなる多結晶シリコ
ン薄膜が得られる。従来、絶縁基板上に全面成膜された
状態で結晶成長を行ない、然る後多結晶シリコン薄膜を
パタニングして素子領域２０１を得ていた。この素子領
域２０１に対して個々の薄膜トランジスタを作り込む。
図示する様に個々の素子領域２０１内には結晶粒２０２
がランダムな状態で包含されている。薄膜トランジスタ
の微細化が進むと、素子領域２０１のサイズと結晶粒２
０２のサイズが近くなってくる。この為、素子領域２０
１内における結晶粒２０２の分布状態が個々の薄膜トラ
ンジスタの特性に大きな影響を及ぼす様になる。従来、
シリコン薄膜の多結晶化を行なった後そのパタニングを
実施していたので、個々の素子領域２０１に包含される
結晶粒２０２の分布にバラツキが生じ均一なトランジス
タ特性が得られないという課題があった。再結晶化の中
心となる核発生がランダムに起る為、個々のトランジス
タのチャネル領域は均一な結晶分布及び結晶粒径を持つ
とは限らない。この為、同一パタンに設計されたトラン
ジスタでもチャネル部の移動度が個々にばらついてい
た。従ってある統計的な確率でトランジスタの動作不良
が発生し解決すべき課題となっていた。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち本発明に従っ
て、薄膜トランジスタは以下の方法により製造される。
先ず最初に絶縁基板上にシリコン薄膜を成膜する工程を
行なう。次に、該シリコン薄膜を所定の平面形状にパタ
ニングし素子領域を設ける工程を行なう。続いて該素子
領域にシリコンイオンを打ち込み該パタニングされたシ
リコン薄膜を一旦非晶質化する工程を行なう。さらに該
非晶質化されたシリコン薄膜に加熱処理を施し多結晶化
して素子領域全体に渡って均一化された結晶粒を成長さ
せる工程を行なう。最後に該多結晶化された素子領域に
対してゲート絶縁膜、ゲート電極及び配線電極を形成す
る工程を行なう。
題を解決する為以下の手段を講じた。即ち本発明に従っ
て、薄膜トランジスタは以下の方法により製造される。
先ず最初に絶縁基板上にシリコン薄膜を成膜する工程を
行なう。次に、該シリコン薄膜を所定の平面形状にパタ
ニングし素子領域を設ける工程を行なう。続いて該素子
領域にシリコンイオンを打ち込み該パタニングされたシ
リコン薄膜を一旦非晶質化する工程を行なう。さらに該
非晶質化されたシリコン薄膜に加熱処理を施し多結晶化
して素子領域全体に渡って均一化された結晶粒を成長さ
せる工程を行なう。最後に該多結晶化された素子領域に
対してゲート絶縁膜、ゲート電極及び配線電極を形成す
る工程を行なう。
【０００５】本発明にかかる方法は特にアクティブマト
リクス型液晶表示装置の製造に適用して好適である。ア
クティブマトリクス型液晶表示装置は絶縁基板上に画素
電極及びこれを駆動する薄膜トランジスタを集積形成し
た後、所定の間隙を介して対向基板を接合し、該間隙に
液晶を封入して製造する。この際、画素電極を駆動する
薄膜トランジスタを本発明にかかる方法に従って集積形
成する。
リクス型液晶表示装置の製造に適用して好適である。ア
クティブマトリクス型液晶表示装置は絶縁基板上に画素
電極及びこれを駆動する薄膜トランジスタを集積形成し
た後、所定の間隙を介して対向基板を接合し、該間隙に
液晶を封入して製造する。この際、画素電極を駆動する
薄膜トランジスタを本発明にかかる方法に従って集積形
成する。
【０００６】
【作用】本発明においては絶縁基板上に全面成膜された
シリコン薄膜をパタニングして先に素子領域を設ける。
この後シリコンイオンを打ち込み一旦非晶質化しさらに
加熱処理を施して結晶成長を行なう。結晶成長の初期過
程において結晶粒の核発生が素子領域パタンのコーナー
部から起る。従って同一のパタンを有する素子領域では
殆ど同一の核発生過程及び結晶成長過程が進行し均一な
結晶粒径を有する素子領域が得られる。同一基板上に集
積形成される個々の薄膜トランジスタ間で特性のバラツ
キが小さくなる。特に、アクティブマトリクス型液晶表
示装置の場合には高精細化に伴なって数十万個以上の画
素電極駆動用薄膜トランジスタが集積形成される。本発
明によれば個々の薄膜トランジスタの動作特性のバラツ
キを抑える事ができる為、統計的な画素欠陥の発生確率
を低減化でき、液晶表示装置の製造歩留りが改善され
る。
シリコン薄膜をパタニングして先に素子領域を設ける。
この後シリコンイオンを打ち込み一旦非晶質化しさらに
加熱処理を施して結晶成長を行なう。結晶成長の初期過
程において結晶粒の核発生が素子領域パタンのコーナー
部から起る。従って同一のパタンを有する素子領域では
殆ど同一の核発生過程及び結晶成長過程が進行し均一な
結晶粒径を有する素子領域が得られる。同一基板上に集
積形成される個々の薄膜トランジスタ間で特性のバラツ
キが小さくなる。特に、アクティブマトリクス型液晶表
示装置の場合には高精細化に伴なって数十万個以上の画
素電極駆動用薄膜トランジスタが集積形成される。本発
明によれば個々の薄膜トランジスタの動作特性のバラツ
キを抑える事ができる為、統計的な画素欠陥の発生確率
を低減化でき、液晶表示装置の製造歩留りが改善され
る。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１の（Ａ）は本発明に従って製造さ
れた薄膜トランジスタの完成品状態を表わす模式的な断
面図である。本例ではアクティブマトリクス型液晶表示
装置の画素電極駆動用薄膜トランジスタを対象としてい
る。しかしながら本発明はこれに限られるものではな
く、一般的な薄膜トランジスタの製造に適用可能である
事はいうまでもない。図示する薄膜トランジスタは以下
の工程により製造される。先ず最初に絶縁基板１上にシ
リコン薄膜２を全面的に成膜する。次にシリコン薄膜２
を所定の形状にパタニングし素子領域３を設ける。続い
て素子領域３にシリコンイオンを打ち込みパタニングさ
れたシリコン薄膜２を一旦非晶質化する。さらに非晶質
化されたシリコン薄膜２に加熱処理を施し多結晶化して
素子領域全体に渡って均一化された結晶粒を成長させ
る。この後、多結晶化された素子領域３に対してゲート
絶縁膜４及びゲート電極５を形成し薄膜トランジスタを
完成する。さらに薄膜トランジスタを絶縁膜６で被覆し
た後コンタクトホールを開口する。最後にコンタクトホ
ールを介して薄膜トランジスタのソース領域Ｓに接続す
る配線電極７と、同じくコンタクトホールを介して薄膜
トランジスタのドレイン領域Ｄに電気接続する画素電極
８を形成する。なお通常の回路素子として薄膜トランジ
スタを形成する場合には、画素電極８に代えて配線電極
が形成される。
詳細に説明する。図１の（Ａ）は本発明に従って製造さ
れた薄膜トランジスタの完成品状態を表わす模式的な断
面図である。本例ではアクティブマトリクス型液晶表示
装置の画素電極駆動用薄膜トランジスタを対象としてい
る。しかしながら本発明はこれに限られるものではな
く、一般的な薄膜トランジスタの製造に適用可能である
事はいうまでもない。図示する薄膜トランジスタは以下
の工程により製造される。先ず最初に絶縁基板１上にシ
リコン薄膜２を全面的に成膜する。次にシリコン薄膜２
を所定の形状にパタニングし素子領域３を設ける。続い
て素子領域３にシリコンイオンを打ち込みパタニングさ
れたシリコン薄膜２を一旦非晶質化する。さらに非晶質
化されたシリコン薄膜２に加熱処理を施し多結晶化して
素子領域全体に渡って均一化された結晶粒を成長させ
る。この後、多結晶化された素子領域３に対してゲート
絶縁膜４及びゲート電極５を形成し薄膜トランジスタを
完成する。さらに薄膜トランジスタを絶縁膜６で被覆し
た後コンタクトホールを開口する。最後にコンタクトホ
ールを介して薄膜トランジスタのソース領域Ｓに接続す
る配線電極７と、同じくコンタクトホールを介して薄膜
トランジスタのドレイン領域Ｄに電気接続する画素電極
８を形成する。なお通常の回路素子として薄膜トランジ
スタを形成する場合には、画素電極８に代えて配線電極
が形成される。
【０００８】図１の（Ｂ）は素子領域３のパタンの一例
を示す模式的な平面図である。素子領域３のパタンは中
央のチャネル領域Ｃｈと両側のソース領域Ｓ及びドレイ
ン領域Ｄに区分されている。本発明によれば、シリコン
薄膜２をパタニングした後非晶質化及び再結晶化を図っ
ている。一般に再結晶過程の初期段階では核が発生す
る。この核は通常ランダムに発生するが、図示の様に予
めパタニングされたシリコン薄膜２では特異的な点に核
の発生が認められ、絶縁基板上に集積形成された多数の
素子領域３に略共通している。例えば図示のチャネル領
域Ｃｈに着目すると、４点のコーナー部Ｐ１〜Ｐ４に核
が発生する確率が極めて高い。これらの核を中心にして
非晶質化されたシリコン薄膜２の再結晶化が進行し４個
の結晶粒１１〜１４と中央の結晶粒１５が得られる。こ
れら５個の結晶粒は再結晶化の最終段階で互いに接合し
境界を形成する。この境界パタンは全ての素子領域にお
いて略共通しており、均一な結晶粒径を有するチャネル
領域Ｃｈが得られる。これにより個々の薄膜トランジス
タの特性のバラツキが抑えられる。なお、上述した結晶
成長過程は理解を容易にする為模式化して表わしたもの
であり均一化された結晶粒の成長過程を原理的に示した
に過ぎない。従って、現実の結晶成長が図示の通りに行
なわれる事を保証するものではない。本例はちなみに制
御された結晶成長の基本的な概念を例示したものであ
る。
を示す模式的な平面図である。素子領域３のパタンは中
央のチャネル領域Ｃｈと両側のソース領域Ｓ及びドレイ
ン領域Ｄに区分されている。本発明によれば、シリコン
薄膜２をパタニングした後非晶質化及び再結晶化を図っ
ている。一般に再結晶過程の初期段階では核が発生す
る。この核は通常ランダムに発生するが、図示の様に予
めパタニングされたシリコン薄膜２では特異的な点に核
の発生が認められ、絶縁基板上に集積形成された多数の
素子領域３に略共通している。例えば図示のチャネル領
域Ｃｈに着目すると、４点のコーナー部Ｐ１〜Ｐ４に核
が発生する確率が極めて高い。これらの核を中心にして
非晶質化されたシリコン薄膜２の再結晶化が進行し４個
の結晶粒１１〜１４と中央の結晶粒１５が得られる。こ
れら５個の結晶粒は再結晶化の最終段階で互いに接合し
境界を形成する。この境界パタンは全ての素子領域にお
いて略共通しており、均一な結晶粒径を有するチャネル
領域Ｃｈが得られる。これにより個々の薄膜トランジス
タの特性のバラツキが抑えられる。なお、上述した結晶
成長過程は理解を容易にする為模式化して表わしたもの
であり均一化された結晶粒の成長過程を原理的に示した
に過ぎない。従って、現実の結晶成長が図示の通りに行
なわれる事を保証するものではない。本例はちなみに制
御された結晶成長の基本的な概念を例示したものであ
る。
【０００９】次に図２及び図３を参照して本発明にかか
る薄膜トランジスタ製造方法の具体例を詳細に説明す
る。先ず最初に図２の工程（Ａ）で、絶縁基板５１上に
シリコン薄膜５２を成膜する。絶縁基板５１としてはソ
ーダガラス基板、ホウケイ酸ガラス基板、石英ガラス基
板その他のガラス基板を用いる事ができる。減圧化学気
相成長法（ＬＰ−ＣＶＤ法）により例えば５０nmの厚み
で多結晶シリコン薄膜５２を形成した。この様な成膜方
法ではシリコン薄膜５２の結晶粒径は比較的細かく非晶
質に近い結晶構造となっている。次に工程（Ｂ）でシリ
コン薄膜５２を所定の形状にパタニングし素子領域５３
を形成する。このパタニングはフォトリソグラフィ及び
エッチングにより行なう。図示する様に素子領域５３に
は比較的微細なシリコン結晶粒５４が包含されている。
次に工程（Ｃ）で、素子領域５３にシリコンイオンを打
ち込みパタニングされたシリコン薄膜５２を一旦非晶質
化する。例えば１×１０15／cm2 程度のドーズ量でイオ
ンインプランテーションにより、加速されたシリコンイ
オンを注入する。これにより多結晶シリコン薄膜５２内
部の結晶粒５４の境界が略完全に破壊されて非晶質構造
となる。なお、素子領域５３と同一組成のシリコンイオ
ンを打ち込む事によりシリコン薄膜５２に対して悪影響
を及ぼさない様にしている。さらに工程（Ｄ）で、非晶
質化されたシリコン薄膜５２に例えば６００℃程度で加
熱処理を施し多結晶化を図る。これにより素子領域５３
全体に渡って均一化された結晶粒５５を成長させる。こ
の様にして固相成長された結晶粒５５は、成膜時の結晶
粒５４に比べてサイズが大型化している。従って結晶粒
５５間の境界が非常に少なくなり、この部分に生じてい
た未結合手（ダングリングボンド）を減少させる事がで
きる。従ってキャリア移動度が高くなり単結晶半導体に
近い良好な特性を再現性良く得る事が可能になる。さら
に、個々の素子領域５３に渡って、略均一化された結晶
配列が得られる為、特性上のバラツキが小さくなる。
る薄膜トランジスタ製造方法の具体例を詳細に説明す
る。先ず最初に図２の工程（Ａ）で、絶縁基板５１上に
シリコン薄膜５２を成膜する。絶縁基板５１としてはソ
ーダガラス基板、ホウケイ酸ガラス基板、石英ガラス基
板その他のガラス基板を用いる事ができる。減圧化学気
相成長法（ＬＰ−ＣＶＤ法）により例えば５０nmの厚み
で多結晶シリコン薄膜５２を形成した。この様な成膜方
法ではシリコン薄膜５２の結晶粒径は比較的細かく非晶
質に近い結晶構造となっている。次に工程（Ｂ）でシリ
コン薄膜５２を所定の形状にパタニングし素子領域５３
を形成する。このパタニングはフォトリソグラフィ及び
エッチングにより行なう。図示する様に素子領域５３に
は比較的微細なシリコン結晶粒５４が包含されている。
次に工程（Ｃ）で、素子領域５３にシリコンイオンを打
ち込みパタニングされたシリコン薄膜５２を一旦非晶質
化する。例えば１×１０15／cm2 程度のドーズ量でイオ
ンインプランテーションにより、加速されたシリコンイ
オンを注入する。これにより多結晶シリコン薄膜５２内
部の結晶粒５４の境界が略完全に破壊されて非晶質構造
となる。なお、素子領域５３と同一組成のシリコンイオ
ンを打ち込む事によりシリコン薄膜５２に対して悪影響
を及ぼさない様にしている。さらに工程（Ｄ）で、非晶
質化されたシリコン薄膜５２に例えば６００℃程度で加
熱処理を施し多結晶化を図る。これにより素子領域５３
全体に渡って均一化された結晶粒５５を成長させる。こ
の様にして固相成長された結晶粒５５は、成膜時の結晶
粒５４に比べてサイズが大型化している。従って結晶粒
５５間の境界が非常に少なくなり、この部分に生じてい
た未結合手（ダングリングボンド）を減少させる事がで
きる。従ってキャリア移動度が高くなり単結晶半導体に
近い良好な特性を再現性良く得る事が可能になる。さら
に、個々の素子領域５３に渡って、略均一化された結晶
配列が得られる為、特性上のバラツキが小さくなる。
【００１０】続いて図３に示す工程（Ｅ）に移り、再結
晶化した後のシリコン薄膜５２にゲート絶縁膜５６を形
成する。ゲート絶縁膜５６はシリコン酸化膜あるいはシ
リコン窒化膜等からなる。ゲート絶縁膜５６の上にゲー
ト電極５７をパタニング形成する。ゲート電極５７は例
えば低抵抗化されたポリシリコンからなる。ゲート電極
５７をマスクとして例えばイオンインプランテーション
等により不純物イオンをシリコン薄膜５２に注入しソー
ス領域及びドレイン領域を形成する。これにより薄膜ト
ランジスタ５８が得られる。次に工程（Ｆ）において、
薄膜トランジスタ５８を第１層間絶縁膜５９で被覆す
る。第１層間絶縁膜５９は例えばＰＳＧ等からなり、Ｃ
ＶＤ法等により絶縁基板５１の全面に堆積される。さら
に第１層間絶縁膜５９を選択的にエッチングし薄膜トラ
ンジスタ５８のソース領域Ｓに連通するコンタクトホー
ルを開口する。続いて第１層間絶縁膜５９の上に全面的
にアルミニウム等の金属膜を堆積する。この金属膜を所
定の形状にパタニングし薄膜トランジスタ５８のソース
領域Ｓに導通する配線電極６０を形成する。最後に工程
（Ｇ）で、配線電極６０の上に第２層間絶縁膜６１を被
覆する。この第２層間絶縁膜６１は例えばＰＳＧをＣＶ
Ｄ法により堆積して得る。続いて第２層間絶縁膜６１及
び第１層間絶縁膜５９を連続的にエッチングし薄膜トラ
ンジスタ５８のドレイン領域Ｄに連通するコンタクトホ
ールを設ける。さらにＩＴＯ等からなる透明導電膜を成
膜し所定の形状にパタニングして画素電極６２を形成す
る。この画素電極６２はコンタクトホールを介して薄膜
トランジスタ５８のドレイン領域Ｄに電気接続する。
晶化した後のシリコン薄膜５２にゲート絶縁膜５６を形
成する。ゲート絶縁膜５６はシリコン酸化膜あるいはシ
リコン窒化膜等からなる。ゲート絶縁膜５６の上にゲー
ト電極５７をパタニング形成する。ゲート電極５７は例
えば低抵抗化されたポリシリコンからなる。ゲート電極
５７をマスクとして例えばイオンインプランテーション
等により不純物イオンをシリコン薄膜５２に注入しソー
ス領域及びドレイン領域を形成する。これにより薄膜ト
ランジスタ５８が得られる。次に工程（Ｆ）において、
薄膜トランジスタ５８を第１層間絶縁膜５９で被覆す
る。第１層間絶縁膜５９は例えばＰＳＧ等からなり、Ｃ
ＶＤ法等により絶縁基板５１の全面に堆積される。さら
に第１層間絶縁膜５９を選択的にエッチングし薄膜トラ
ンジスタ５８のソース領域Ｓに連通するコンタクトホー
ルを開口する。続いて第１層間絶縁膜５９の上に全面的
にアルミニウム等の金属膜を堆積する。この金属膜を所
定の形状にパタニングし薄膜トランジスタ５８のソース
領域Ｓに導通する配線電極６０を形成する。最後に工程
（Ｇ）で、配線電極６０の上に第２層間絶縁膜６１を被
覆する。この第２層間絶縁膜６１は例えばＰＳＧをＣＶ
Ｄ法により堆積して得る。続いて第２層間絶縁膜６１及
び第１層間絶縁膜５９を連続的にエッチングし薄膜トラ
ンジスタ５８のドレイン領域Ｄに連通するコンタクトホ
ールを設ける。さらにＩＴＯ等からなる透明導電膜を成
膜し所定の形状にパタニングして画素電極６２を形成す
る。この画素電極６２はコンタクトホールを介して薄膜
トランジスタ５８のドレイン領域Ｄに電気接続する。
【００１１】図４は本発明を適用して製造されたアクテ
ィブマトリクス型液晶表示装置の一例を示す模式的な斜
視図である。絶縁基板１０１の表面には画素電極１０２
がマトリクス状に形成されている。個々の画素電極１０
２にはスイッチング駆動用の薄膜トランジスタ１０３が
対応して設けられている。この薄膜トランジスタ１０３
は本発明にかかる方法により集積形成されたものであ
る。各薄膜トランジスタ１０３のゲート電極はゲートラ
イン１０４に接続している。ソース電極は信号ライン１
０５に接続している。ドレイン電極は対応する画素電極
１０２に接続している。絶縁基板１０１の表面には同じ
く本発明に従って集積形成された薄膜トランジスタから
なる垂直走査回路１０６及び水平駆動回路１０７が形成
されている。垂直走査回路１０６はゲートライン１０４
を介してスイッチング駆動用の薄膜トランジスタ１０３
を行毎に線順次で選択する。一方水平駆動回路１０７は
信号ライン１０５を介して、選択状態にある薄膜トラン
ジスタ１０３を通じ各画素電極１０２に画像信号を供給
する。かかる構成を有する絶縁基板１０１に対し所定の
間隙を介して対向基板１０８が接合している。対向基板
１０８の内表面には対向電極が形成されている。両基板
１０１，１０８の間には液晶１０９が封入保持されてい
る。
ィブマトリクス型液晶表示装置の一例を示す模式的な斜
視図である。絶縁基板１０１の表面には画素電極１０２
がマトリクス状に形成されている。個々の画素電極１０
２にはスイッチング駆動用の薄膜トランジスタ１０３が
対応して設けられている。この薄膜トランジスタ１０３
は本発明にかかる方法により集積形成されたものであ
る。各薄膜トランジスタ１０３のゲート電極はゲートラ
イン１０４に接続している。ソース電極は信号ライン１
０５に接続している。ドレイン電極は対応する画素電極
１０２に接続している。絶縁基板１０１の表面には同じ
く本発明に従って集積形成された薄膜トランジスタから
なる垂直走査回路１０６及び水平駆動回路１０７が形成
されている。垂直走査回路１０６はゲートライン１０４
を介してスイッチング駆動用の薄膜トランジスタ１０３
を行毎に線順次で選択する。一方水平駆動回路１０７は
信号ライン１０５を介して、選択状態にある薄膜トラン
ジスタ１０３を通じ各画素電極１０２に画像信号を供給
する。かかる構成を有する絶縁基板１０１に対し所定の
間隙を介して対向基板１０８が接合している。対向基板
１０８の内表面には対向電極が形成されている。両基板
１０１，１０８の間には液晶１０９が封入保持されてい
る。
【００１２】本発明によれば画素電極スイッチング用の
薄膜トランジスタ１０３は動作特性のバラツキが少な
く、電流リーク故障等統計的な不良発生確率が小さい。
従って、画素欠陥の発生確率が小さい為製品歩留りが高
くなる。例えば本発明に従って１０万個の画素電極スイ
ッチング駆動用薄膜トランジスタを集積形成し、アクテ
ィブマトリクス型液晶表示装置を作成したところ、トラ
ンジスタ欠陥による不良が低減し、７０％の製造歩留り
が得られた。これに対して、従来方法により１０万個の
画素電極スイッチング駆動用薄膜トランジスタを集積形
成し、アクティブマトリクス型液晶表示装置を製造した
ところ、薄膜トランジスタの欠陥に起因する不良が多発
し、２０％程度の製造歩留りしか得られなかった。
薄膜トランジスタ１０３は動作特性のバラツキが少な
く、電流リーク故障等統計的な不良発生確率が小さい。
従って、画素欠陥の発生確率が小さい為製品歩留りが高
くなる。例えば本発明に従って１０万個の画素電極スイ
ッチング駆動用薄膜トランジスタを集積形成し、アクテ
ィブマトリクス型液晶表示装置を作成したところ、トラ
ンジスタ欠陥による不良が低減し、７０％の製造歩留り
が得られた。これに対して、従来方法により１０万個の
画素電極スイッチング駆動用薄膜トランジスタを集積形
成し、アクティブマトリクス型液晶表示装置を製造した
ところ、薄膜トランジスタの欠陥に起因する不良が多発
し、２０％程度の製造歩留りしか得られなかった。
【００１３】
【発明の効果】以上説明した様に、本発明によれば絶縁
基板に全面成膜されたシリコン薄膜をパタニングした
後、シリコンイオンを打ち込み一旦非晶質化しさらに加
熱処理を施して結晶粒を成長させている。この成長過程
の初期において、核の発生が素子領域パタンのコーナー
部から起る為、同一パタンを有する素子領域に対しては
殆ど共通した核の発生と結晶成長が生じる。この結果均
一な結晶粒径を有するチャネル領域を備えた薄膜トラン
ジスタを集積形成する事ができる。これにより個々の薄
膜トランジスタの特性バラツキを抑制できるという効果
が得られる。
基板に全面成膜されたシリコン薄膜をパタニングした
後、シリコンイオンを打ち込み一旦非晶質化しさらに加
熱処理を施して結晶粒を成長させている。この成長過程
の初期において、核の発生が素子領域パタンのコーナー
部から起る為、同一パタンを有する素子領域に対しては
殆ど共通した核の発生と結晶成長が生じる。この結果均
一な結晶粒径を有するチャネル領域を備えた薄膜トラン
ジスタを集積形成する事ができる。これにより個々の薄
膜トランジスタの特性バラツキを抑制できるという効果
が得られる。
【図１】本発明にかかる方法に従って製造された薄膜ト
ランジスタの完成品状態を示す断面図並びに平面図であ
る。
ランジスタの完成品状態を示す断面図並びに平面図であ
る。
【図２】本発明にかかる薄膜トランジスタ製造方法の具
体例を示す工程図である。
体例を示す工程図である。
【図３】同じく製造方法の具体例を示す工程図である。
【図４】本発明にかかる製造方法を適用したアクティブ
マトリクス型液晶表示装置の一例を示す模式的な斜視図
である。
マトリクス型液晶表示装置の一例を示す模式的な斜視図
である。
【図５】従来の薄膜トランジスタ製造方法を示す模式図
である。
である。
１ 絶縁基板 ２ シリコン薄膜 ３ 素子領域 ４ ゲート絶縁膜 ５ ゲート電極 ７ 配線電極 ８ 画素電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 8418−4Ｍ 21/265 21/324 Ｚ Ｈ０１Ｌ 21/265 Ｑ
Claims (2)
- 【請求項１】 絶縁基板上にシリコン薄膜を成膜する工
程と、 該シリコン薄膜を所定の平面形状にパタニングし素子領
域を設ける工程と、 該素子領域にシリコンイオンを打ち込み該パタニングさ
れたシリコン薄膜を一旦非晶質化する工程と、 該非晶質化されたシリコン薄膜に加熱処理を施し多結晶
化して素子領域全体に渡って均一化された結晶粒を成長
させる工程と、 該多結晶化された素子領域に対してゲート絶縁膜、ゲー
ト電極及び配線電極を形成する工程とを行なう薄膜トラ
ンジスタの製造方法。 - 【請求項２】 絶縁基板上に画素電極及びこれを駆動す
る薄膜トランジスタを集積形成した後、所定の間隙を介
して対向基板を接合し、該間隙に液晶を封入する液晶表
示装置の製造方法において、 該薄膜トランジスタを形成する際、絶縁基板上にシリコ
ン薄膜を成膜する工程と、 該シリコン薄膜を所定の平面形状にパタニングし素子領
域を設ける工程と、 該素子領域にシリコンイオンを打ち込み該パタニングさ
れたシリコン薄膜を一旦非晶質化する工程と、 該非晶質化されたシリコン薄膜に加熱処理を施し多結晶
化して素子領域全体に渡って均一化された結晶粒を成長
させる工程と、 該多結晶化された素子領域に対してゲート絶縁膜、ゲー
ト電極及び配線電極を形成する工程とを行なう事を特徴
とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34644093A JPH07183534A (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34644093A JPH07183534A (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183534A true JPH07183534A (ja) | 1995-07-21 |
Family
ID=18383444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34644093A Pending JPH07183534A (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347765A (ja) * | 1999-08-31 | 2005-12-15 | Sharp Corp | 半導体装置及びその製造方法並びにシリコン薄膜の形成方法 |
-
1993
- 1993-12-22 JP JP34644093A patent/JPH07183534A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347765A (ja) * | 1999-08-31 | 2005-12-15 | Sharp Corp | 半導体装置及びその製造方法並びにシリコン薄膜の形成方法 |
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