JPH07183881A - クロック再生装置 - Google Patents

Abstract

(57)【要約】 ［目的］フィードバック手法によって位相制御を行なわ
ないようにしてに引き込み時間の短縮化を図り、しかも
構成要素の数を少なくして製造コストの低下を図ったク
ロック再生装置を提供する。 ［構成］発振器１は、再生したいクロックのＮ倍（Ｎは
４以上の自然数）の周波数の原発振クロックを発信す
る。位相反転検出回路２は、上記原発振クロックの前回
のタイミングの受信データの論理値を記憶し、前回の記
憶値と現在の受信データとを論理演算して、受信データ
が“０”から“１”または“１”から“０”に変化した
ことを検出する。分周回路は、上記原発振クロックをカ
ウント動作により１／Ｎに分周し、移送反転検出時に最
終段の出力が特定の位相になるようにカウント値をセッ
トする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック再生装置に係
り、更に詳しくはデータ伝送におけるデータ信号からク
ロックを再生する装置に関するものである。

【０００２】

【従来技術】従来、この種のクロック再生装置はＰＬＬ
と呼ばれ、アナログ制御方式とデジタル制御方式が知ら
れている。アナログ制御方式のクロック再生装置を図６
に示す。図に示す様にアナログ制御方式のクロック再生
装置は、位相比較器と、フィルタと、電圧制御発振器
と、必要に応じて分周器から構成されている。

【０００３】デジタル制御方式のクロック再生装置を図
７に示す。図に示すデジタル制御方式のクロック再生装
置は、特にＤＰＬＬと呼ばれ、上記のアナログ制御方式
からアナログ要素を排除して全てデジタル論理素子と原
発振クロック用発振器で構成したものである。

【０００４】

【発明が解決しようとする課題】従来のＰＬＬでは、図
６、図７からわかるようにいずれもフィードバック手法
によって位相制御を行なうために引き込み時間がかかる
などの問題と、構成要素の数が多くコスト高であるなど
の問題があった。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に講じた本発明の構成を図１、及び図２に示すブロック
図を参照して説明する。図１，２に示した発明は、位相
反転の検出を独立させるか分周回路に含めて簡略化する
かにおいて異なり、その他は同じである。

【０００６】第１の発明にあっては、再生したいクロッ
クのＮ倍（Ｎは４以上の自然数）の周波数の原発振クロ
ックを発信する発振器１と、上記原発振クロックの前回
のタイミングの受信データの論理値を記憶し、前回の記
憶値と現在の受信データとを論理演算して、受信データ
が“０”から“１”または“１”から“０”に変化した
ことを検出する位相反転検出回路２と、上記原発振クロ
ックをカウント動作により１／Ｎに分周し、位相反転検
出時に最終段の出力が特定の位相になるようにカウント
値をセットする分周回路３と、を備えた、クロック再生
装置である。

【０００７】第２の発明にあっては一のプログラマブル
論理素子（以下ＰＬＤ）内部に第１の発明に係る位相反
転検出回路２と分周回路３を含んでいる、クロック再生
装置である。

【０００８】第３の発明にあっては、再生したいクロッ
クのＮ倍（Ｎは４以上の自然数）の周波数の原発振クロ
ックを発信する発振器６と、上記原発振クロックの前回
のタイミングの受信データの論理値を記憶する記憶回路
４と、上記原発振クロックをカウント動作により１／Ｎ
に分周し、上記受信データの記憶値と現在の受信データ
とを論理演算して、受信データが“０”から“１”また
は“１”から“０”に変化したときに最終段の出力が特
定の位相になるようにカウント値をセットする分周回路
５と、を備えた、クロック再生装置である。

【０００９】第４の発明にあっては、一のＰＬＤ内部に
第３の発明に係る記憶回路４と分周回路５を含んでい
る、クロック再生装置である。

【００１０】なお、同期精度を上げるためには、分周回
路の分周比Ｎを大きく（実用としては４以上に）する必
要がある。また、本発明では装置全体の回路構成が１つ
の原発振クロックを基準に動作するため、レジスタ内蔵
のＰＬＤ１つに発振器以外を構成する事ができ、クロッ
ク再生装置を従来に比べ安価に製造する事ができる。

【００１１】

【実施例】本発明を図面に示した実施例に基づき更に詳
細に説明する。図３は位相反転検出出力のある第１の実
施例の回路図であり、５０１は位相反転検出回路を、５
０２は分周回路を、５０３は原発振クロック用発振器
を、５０４は位相検出回路中のデコード部を、５０５は
受信データ保持レジスタを、５０６は初段レジスタを、
５０７は最終段レジスタを示す。

【００１２】第１の実施例では、分周比Ｎ＝４、受信デ
ータの変化時点で出力再生クロックが立ち下がるように
設定して、位相反転検出を出力するようにしている。即
ち、位相反転検出回路５０１の受信データ保持レジスタ
５０５は、原発振クロックの立ち上がりタイミングで受
信データを保持する。

【００１３】位相反転検出回路５０１のデコード部５０
４では、受信データ保持レジスタ５０５の出力と現在の
受信データを比較して、両者の論理が同じなら“１”
を、違うなら“０”を出力する（ＥＸ−ＮＯＲ動作）。
よって受信データの位相反転を検出する事ができる。

【００１４】分周回路５０２において原発振クロックの
立ち上がりのタイミングで、位相反転検出出力が“１”
の時は、初段レジスタ５０６は最終段レジスタ５０７の
前回の出力の反転値を出力し、最終段レジスタ５０７は
初段レジスタ５０６の前回の出力と同じ値を出力する。

【００１５】つまり、下記の表１に示す２ビットのグレ
イコードカウンタとして動作し、最終段レジスタ５０７
の出力は原発振クロックを４分周したものとなってい
る。表１は、第１の実施例及び後で説明する第２の実施
例における、分周回路の出力状態を表しており、一般に
２ビットのグレイコードカウンタと呼ばれるカウント動
作と同一である事を示している。

【００１６】

【表１】

【００１７】分周回路５０２において、原発振クロック
の立ち上がりのタイミングで位相反転検出出力が“０”
の場合は、初段レジスタ５０６は“１”を出力し、最終
段レジスタ５０７は“０”を出力する。つまり、位相反
転検出出力が表１に示す状態２へのセット信号となって
いる。

【００１８】作 用 第１の実施例に係るクロック再生装置の動作を図４を参
照して説明する。図４は分周比Ｎ＝４、受信データの変
化時に再生クロックが立ち下がる設定の状態遷移図であ
り、説明の簡便のため位相反転検出回路と分周回路とを
分割している。なお、分周回路の“００”“０１”“１
１”“１０”はそれぞれの状態における初段レジスタの
出力と最終段レジスタの出力の組み合わせを示してい
る。

【００１９】図において、状態４０１から状態４０４へ
の遷移と、状態４０２から状態４０３への遷移は入力受
信データの変化と同時に発生し、そのほかの遷移は原発
振クロックタイミングで発生する。

【００２０】位相反転検出回路では、受信データが
“０”の時は位相反転がない事を示す状態４０１であ
り、受信データが“１”に変化したら状態４０４へ遷移
する。状態４０４は受信データの位相反転があった事を
示す。

【００２１】状態４０４から原発振クロックのタイミン
グにより受信データが“１”で位相反転がない事を示す
状態４０２へ遷移する。

【００２２】状態４０２では受信データが“１”である
限り他の状態へ遷移はしない。状態４０２で受信データ
が“０”に変化したら状態４０３へ遷移する。状態４０
３は受信データの位相反転があった事を示す。

【００２３】状態４０３から原発振クロックのタイミン
グにより受信データが“０”で位相反転がない事を示す
状態４０１へ遷移する。状態４０１では受信データが
“０”である限り他の状態へ遷移しない。以上の動作で
位相反転が起こったかどうかを検出する事ができる。

【００２４】分周回路では受信データが位相反転しない
場合は、原発振クロックのタイミングで状態４１１から
状態４１２、状態４１３、状態４１４、そして再び状態
４１１へと遷移している。

【００２５】分周最終段の出力は、状態４１１から状態
４１２まで変化するとき“０”“０”“１”“１”と変
化し、これを繰り返すから、原発振クロックを４分周し
ている事になる。このときの状態遷移は、最後に受信デ
ータが位相反転したときに同期している（自走動作）。

【００２６】分周回路では受信データが位相反転した場
合は、そのときの状態が何であっても、原発振クロック
のタイミングで状態４１２へ遷移する。実際に受信デー
タが位相反転してから分周部分で状態４１２へ遷移する
までに原発振の１クロック分時間がかかるため、分周部
分の状態遷移は受信データの変化時点に合わせたい状態
の次の状態へ合わせる必要がある。

【００２７】このような動作により、結果的に受信デー
タと同期した再生クロックを、無視できるほどの短い引
き込み時間で出力することができる（位相補正動作）。
また、上記説明から明らかな様に、１回の受信データの
変化で位相補正を完了し、受信データが変化する度に上
記の位相補正動作を繰り返すので、受信データに対する
追従性が非常に良くなる。

【００２８】このような動作により、再生クロックの位
相変化は原発振クロックの位相変化と同じタイミングと
なる。

【００２９】図５は本発明の第２の実施例を示す回路図
で、位相反転検出を出力せずに直接デコードするように
している。符号６０１は受信データ保持レジスタを、６
０２は初段デコード部を、６０３は初段レジスタを、６
０４は最終段デコード部を、６０５は最終段レジスタ
を、６０６は原発振クロック用発振器を示す。

【００３０】受信データ保持レジスタ６０１は原発振ク
ロックの立ち上がりタイミングで受信データを保持す
る。

【００３１】初段デコード部６０２では、現在の受信デ
ータと受信データ保持レジスタ６０１の論理値が同じ場
合は最終段レジスタ６０５の出力と同じ値を出力し、現
在の受信データと受信データ保持レジスタ６０１の出力
が違う場合は“０”を出力する。

【００３２】初段レジスタ６０３は原発振クロックの立
ち上がりのタイミングで初段デコード部６０２の出力の
反転値を出力する。

【００３３】最終段デコード部６０４では、現在の受信
データと受信データ保持レジスタ６０１の出力が同じな
ら初段レジスタ６０３の出力と同じ値を出力し、現在の
受信データと受信データ保持レジスタ６０１の出力が違
う場合は“０”を出力する。最終段レジスタ６０５は原
発振クロックの立ち上がりのタイミングで最終段デコー
ド部６０４の出力とおなじ値を出力する。

【００３４】つまり、現在の受信データと前回の受信デ
ータの論理が同じならグレイコードカウンタとして動作
し、現在の受信データと前回の受信データの論理が違う
なら表１の状態２へのセットを行なう分周回路として動
作する。

【００３５】なお、第２の実施例の場合の動作は、大体
において第１の実施例の場合と同様であるので、説明を
省略する。また、本発明は図示の実施例に限定されるも
のではなく、特許請求の範囲の記載内において種々の変
形が可能である。

【００３６】

【発明の効果】以上説明したように、この発明によれば
引き込み時間の短いクロック再生装置を安価なコストで
実現できるので、データ伝送の分野で多数のクロック再
生装置を必要とする場合などに使用すると効果的であ
る。また、装置全体の回路構成が１つの原発振クロック
を基準に動作するため、レジスタ内蔵のＰＬＤ１つに発
振器以外を構成する事ができ、クロック再生装置を従来
のものに比べ安価に製造する事ができる。

【図面の簡単な説明】

【図１】本発明に係るクロック再生装置の構成を示した
ブロック図である。

【図２】本発明に係るクロック再生装置の構成を示した
ブロック図である。

【図３】位相反転検出出力のある第１の実施例の回路図
である。

【図４】第１の実施例に係るクロック再生装置の動作の
説明図である。

【図５】位相反転検出出力の無い第２の実施例の回路図
である。

【図６】従来の代表的なアナログＰＬＬのブロック図で
ある。

【図７】従来の代表的なＤＰＬＬのブロック図である。

【符号の説明】

１ 発振器 ２ 位相反転検出回路 ３ 分周回路 ４ 記憶回路 ５ 分周回路 ６ 発振器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 再生したいクロックのＮ倍（Ｎは４以上
   の自然数）の周波数の原発振クロックを発信する発振器
   と、 上記原発振クロックの前回のタイミングの受信データの
   論理値を記憶し、前回の記憶値と現在の受信データとを
   論理演算して、受信データが“０”から“１”または
   “１”から“０”に変化したことを検出する位相反転検
   出回路と、 上記原発振クロックをカウント動作により１／Ｎに分周
   し、位相反転検出時に最終段の出力が特定の位相になる
   ようにカウント値をセットする分周回路と、 を備えた、 クロック再生装置。
2. 【請求項２】 一のプログラマブル論理素子内部に請求
   項１記載の位相反転検出回路と分周回路を含んでいる、 クロック再生装置。
3. 【請求項３】 再生したいクロックのＮ倍（Ｎは４以上
   の自然数）の周波数の原発振クロックを発信する発振器
   と、 上記原発振クロックの前回のタイミングの受信データの
   論理値を記憶する記憶回路と、 上記原発振クロックをカウント動作により１／Ｎに分周
   し、上記受信データの記憶値と現在の受信データとを論
   理演算して、受信データが“０”から“１”または
   “１”から“０”に変化したときに最終段の出力が特定
   の位相になるようにカウント値をセットする分周回路
   と、 を備えた、 クロック再生装置。
4. 【請求項４】 一のプログラマブル論理素子内部に請求
   項３記載の記憶回路と分周回路を含んでいる、 クロック再生装置。