JPH07193121A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07193121A
JPH07193121A JP5333195A JP33319593A JPH07193121A JP H07193121 A JPH07193121 A JP H07193121A JP 5333195 A JP5333195 A JP 5333195A JP 33319593 A JP33319593 A JP 33319593A JP H07193121 A JPH07193121 A JP H07193121A
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JP
Japan
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layer
element isolation
semiconductor substrate
opening
film
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JP5333195A
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Fumitomo Matsuoka
岡 史 倫 松
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Toshiba Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 集積回路の微細化に適した、埋め込み型素子
分離を実現すると共に、その形状に起因する電界集中や
ゲート酸化膜のリークを生じさせるような欠陥の発生を
防止する。 【構成】 半導体基板上にそれに穿設すべき素子分離溝
の開口よりも大きな開口の第１開口を有する第１材料製
の第１層を形成する工程と、前記第１層上に形成され
た、前記第１開口よりも小さな開口の第２開口を有する
第２材料製の第２層をマスクとして前記半導体基板をエ
ッチングして前記素子分離溝を形成する工程と、前記第
２層を除去した後、前記素子分離溝内と、前記半導体基
板上と、前記第１層上に充填材を充填、堆積して、前記
素子分離溝における、前記半導体基板の表面のエッジ部
分を被った充填材層を形成する工程と、前記充填材層の
表面を前記第１層をストッパとしてエッチバックして、
前記充填材をその表面が前記素子分離溝の上方及びその
開口のまわりの上方に位置する素子分離体として残存さ
せる工程と、を備えるものとして構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に埋め込み型の素子分離領域を有する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
素子分離間の距離も世代毎に小さくなり、これに対応す
る方法として、埋め込み型素子分離が考えられている。
【０００３】図４は、従来の半導体装置の製造方法のプ
ロセス説明図であり、特に埋め込み型素子分離の形成方
法を示すものである。
【０００４】先ず、図４（Ａ）に示すように、Ｓｉ基板
１上に、例えば、ＳｉＯ２膜２を１０ｎｍ程度、熱酸化
法によって形成する。
【０００５】次に、その上から、レジスト膜５を塗布し
て、その後、写真蝕刻法を用いて、レジスト膜５を所定
形状に形成する。その後で、レジスト膜５をマスクとし
て、ＳｉＯ２膜２を異方性エッチングを用いて、例え
ば、５００ｎｍ程度の深さに、素子分離溝７を形成す
る。
【０００６】次に、図４（Ｂ）に示すように、エッチン
グによる損傷を除去するために、例えば、ＳｉＯ２膜８
を熱酸化法により２０ｎｍ程度堆積する。その後に、充
填材ＳｉＯ２膜９を、例えば、１μｍ程度堆積する。
【０００７】しかる後に、図４（Ｃ）に示すように、充
填材ＳｉＯ２膜９を異方性エッチングや研磨などでエッ
チバックすることによって、最終的に埋め込み素子分離
部１０を完成する。
【０００８】次に、図４（Ｄ）に示すように、ＭＯＳＦ
ＥＴのしきい値を合わせ込むためのイオン注入などの工
程を経て、ゲート酸化膜１１を、例えば、熱酸化法によ
って１０ｎｍ程度形成する。そして、ゲート電極となる
べき多結晶Ｓｉ膜１２を、例えば、３００ｎｍ程度堆積
し、所定形状に形成する。
【０００９】さて、以上のような工程により形成された
埋め込み型素子分離では、図４（Ｃ）に示した工程で
の、エッチバック工程に対して、プロセス的なマージン
を見込む必要があるために、所定のオーバーエッチング
が必要となる。結果として、埋め込み素子分離部１０の
表面が、Ｓｉ基板１の表面に比べて若干落ち込んだ形状
となる。
【００１０】このため、図４（Ｄ）に示すように、埋め
込み素子分離部１０にエッジ部１３が残ってしまい、そ
の上に形成したゲート酸化膜１１もエッジを持ってしま
う。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来の半導体装置の製造方法によれば、埋め込み素子分離
部１０のエッジ部１３において、段差が発生し、したが
って、ゲート酸化膜１１にも段差ができるので、埋め込
み素子分離部１０のエッジ部１３部で電界の集中が発生
してしまう。
【００１２】以上のような電界の集中は、図５のゲート
電圧対ドレイン電流の特性図に示すように、点線で示し
た、本来の特性に対して、実線のようなキンク特性と呼
ばれる現象を引き起こす。これは、本来得られるべきＭ
ＯＳＦＥＴのＩ−Ｖ特性に寄生トランジスタが加わっる
ために発生する。
【００１３】一方、図４（Ｄ）のエッジ部１３は、Ｓｉ
基板１のコーナーになっているために、物理的なストレ
スも集中し易く、欠陥も生じやすい。そして、欠陥は、
ゲート酸化膜のリークを引き起こしやすいという問題を
内包する。
【００１４】本発明の目的は、上記のような従来技術の
問題点を解消し、集積回路の微細化に適した、埋め込み
型素子分離を実現すると共に、その形状に起因する電界
集中やゲート酸化膜のリークを生じさせるような欠陥の
発生を防止することを可能とした半導体装置の製造方法
を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にそれに穿設すべき素子分離溝
の開口よりも大きな開口の第１開口を有する第１材料製
の第１層を形成する工程と、前記第１層上に形成され
た、前記第１開口よりも小さな開口の第２開口を有する
第２材料製の第２層をマスクとして前記半導体基板をエ
ッチングして前記素子分離溝を形成する工程と、前記第
２層を除去した後、前記素子分離溝内と、前記半導体基
板上と、前記第１層上に充填材を充填、堆積して、前記
素子分離溝における、前記半導体基板の表面のエッジ部
分を被った充填材層を形成する工程と、前記充填材層の
表面を前記第１層をストッパとしてエッチバックして、
前記充填材をその表面が前記素子分離溝の上方及びその
開口のまわりの上方に位置する素子分離体として残存さ
せる工程と、を備えるものとして構成される。
【００１６】
【作用】半導体基板上に堆積した第１層の第１開口を、
半導体基板に穿設した素子分離溝の開口よりも大きなも
のとしたことから、その溝中及び半導体基板表面に堆積
した充填材は、その基板板表面と素子分離溝とのエッジ
部分を被うものとなる。これにより、エッジ部分での電
界の集中やこの部分に生じ易い欠陥の影響が抑えられ
る。
【００１７】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。 実施例１．図１は、本発明の実施例１に係る半導体装置
の製造方法のプロセス説明図である。
【００１８】先ず、図１（Ａ）に示すように、Ｓｉ基板
１上に、例えば、熱酸化法によって、ＳｉＯ２膜２を１
０ｎｍ程度形成する。その後に、例えば、多結晶Ｓｉ３
を化学気相成長法を用いて、２００ｎｍ程度堆積する。
更に、その上に、化学気相成長法を用いて、ＳｉＯ２膜
４を２００ｎｍ程度堆積する。そして、レジスト膜５を
塗布して、これを写真蝕刻法によって、所定の形状に形
成する。
【００１９】次に、図１（Ｂ）に示すように、ＳｉＯ２
膜４と多結晶Ｓｉ３を、レジスト膜５をマスクとして、
順次異方性エッチングを用いて加工した後、レジスト膜
５を剥離する。その後、この構造に対して、等方的なエ
ッチングを用いて、多結晶Ｓｉ３を、例えば、１００ｎ
ｍ程度後退させて、後退部６を形成する。
【００２０】このような、後退部６の形成方法として
は、ＣＤＥ法（ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎ
ｇ 法）や、ウエット式の処理が上げられるが、そのい
ずれの方法を用いても、図１（Ｂ）に示すような、後退
部６を形成することができる。
【００２１】その後、図１（Ｃ）に示すように、ＳｉＯ
２膜２を除去して、Ｓｉ基板１を埋め込み素子分離とし
て必要になる所定の深さ、例えば、５００ｎｍ程度をエ
ッチング除去することにより、埋め込み素子分離となる
素子分離溝７を形成する。また、この工程において、Ｓ
ｉＯ２膜２を除去する際に、Ｓｉ基板１をエッチングす
る際のマスクとなるＳｉＯ２膜４も同時にエッチングさ
れるが、本来除去することを目的とするＳｉＯ２膜２の
膜厚が、その後のエッチングマスクとなるＳｉＯ２膜４
に比べて、十分に薄いため、ＳｉＯ２膜４の寸法にはほ
とんど影響を与えない。
【００２２】次に、図１（Ｄ）に示すように、ＳｉＯ２
膜４をＮＨ４Ｆ溶液などによって除去した後、Ｓｉ基板
１をエッチングした際に、Ｓｉ基板１に生じる欠陥など
を除去する目的で、熱酸化法を用いて、ＳｉＯ２膜８を
２０ｎｍ程度形成する。
【００２３】さらに、その後、埋め込み型素子分離の溝
部分である素子分離溝７に充填される膜、例えば、充填
材ＳｉＯ２膜９を化学気相成長法などを用いて、例え
ば、１μｍ程度堆積する。
【００２４】その後、図２（Ａ）に示すように、充填材
ＳｉＯ２膜９を異方性エッチングや、研磨などの方法も
用いてエッチバックし、多結晶Ｓｉ３をストッパー膜と
して利用することによって、エッチバックを多結晶Ｓｉ
３の高さで止める。そして、埋め込み素子分離部１０を
確保する。
【００２５】そして、図２（Ｂ）に示すように、エッチ
バックのストッパーとして用いた多結晶Ｓｉ３を剥離し
て、埋め込み素子分離部１０を完成する。
【００２６】最後に、図２（Ｃ）に示すように、全体に
多結晶Ｓｉ膜１２を堆積することにより、半導体装置を
完成する。
【００２７】以上述べたような方法によって形成した埋
め込み素子分離部１０は、凸形状になり、しかも、Ｓｉ
基板１のエッジ部１３が埋め込み素子分離部１０の充填
材ＳｉＯ２膜９により覆われた形状になるため、コーナ
ー部での電界集中や、Ｓｉ基板１のコーナー部分に生じ
やすい欠陥の影響を受けにくくなる。
【００２８】その結果、微細で、しかも、信頼性の高い
ＬＳＩを実現することができる。
【００２９】なお、実施例１では、埋め込み素子分離部
１０への充填材となる材料を、エッチバックする際の膜
として多結晶Ｓｉ３を用い、素子分離溝７をエッチング
するためのマスクとして、ＳｉＯ２膜４を用いたが、本
発明の実施に当たっては、この限りではなく、本質的に
は、充填材をエッチバックする際の、エッチングストッ
パーと、素子分離溝７をエッチングする際のエッチング
マスクとが、それぞれ異なる材料であれば、問題なく適
用可能である。例えば、エッチングストッパーとして
は、ＷＳｉ膜、ＴｉＮ膜、カーボン膜、ＳｉＮ膜などを
用いることができる。
【００３０】また、実施例１では、埋め込み素子分離部
１０への充填材として、ＳｉＯ２膜を用いる構成を例示
したが、本発明の実施に当たっては、これに限定される
ものではなく、Ｓｉや、ＳｉＮを埋め込み材料として用
いてもよい。
【００３１】なお、Ｓｉを充填材料として用いる場合
は、図１（Ａ）に示す多結晶Ｓｉ３とＳｉＯ２膜４に
は、それぞれ、ＳｉＯ２膜とＳｉＮ膜を、また、その逆
の組み合わせを用いればよい。
【００３２】また、上記実施例では、多結晶Ｓｉ３とＳ
ｉＯ２膜４を順次堆積して、所定形状に形成されたレジ
スト膜５をマスクとして、これらの堆積膜をエッチング
し、素子分離溝７をエッチングする際には、ＳｉＯ２膜
４をマスクとして用いる方法を例示したが、ＳｉＯ２膜
４を堆積しなくても、同様の構造を実現することは可能
である。 実施例２．図３は、上記のような観点により例示され
る、本発明の実施例２に係る半導体装置の製造方法のプ
ロセス説明図である。
【００３３】先ず、図２（Ａ）に示すように、Ｓｉ基板
１上に、例えば、熱酸化法によってＳｉＯ２膜２を１０
ｎｍ程度形成した後、例えば、多結晶Ｓｉ３を化学気相
成長法を用いて、２００ｎｍ程度堆積する。
【００３４】次に、レジスト膜５を塗布して、これを写
真蝕刻法によって所定の形状に形成する。
【００３５】その後、図３（Ｂ）に示すように、多結晶
Ｓｉ３をレジスト膜５をマスクとして、異方性エッチン
グを用いて加工し、この構造に対して等方的なエッチン
グを行い、多結晶Ｓｉ３を、例えば、１００ｎｍ程度後
退させ、後退部６を形成する。
【００３６】この方法としては、ＣＤＥ法やウエット式
の処理が上げられるが、そのいずれの方法を用いても、
図３（Ｂ）のような構造を実現することができる。
【００３７】次に、図３（Ｃ）に示すように、ＳｉＯ２
膜２を除去して、Ｓｉ基板１の表面を露出させ、ＳｉＯ
２膜４をエッチングマスクとして、Ｓｉ基板１を埋め込
み型素子分離として必要になる所定の深さ、例えば、５
００ｎｍ程度エッチング除去することにより、埋め込み
型素子分離となる素子分離溝７を形成する。
【００３８】その後は、実施例１と同様に、ＳｉＯ２膜
４を剥離し、図１（Ｄ）、図２（Ａ）〜（Ｃ）の工程を
実施することにより、目的の半導体装置を得ることがで
きる。
【００３９】以上、各実施例で説明したように、図２
（Ｂ）に示すように、埋め込み素子分離部１０を完成し
た後、所定のしきい値に合わせ込むためのイオン注入な
どを行い、Ｓｉ基板１表面のＳｉＯ２膜２と、ＳｉＯ２
膜８で、Ｓｉ基板１表面よりも上に位置する部分を除去
した後に、ゲート酸化膜１１を熱酸化法により１０ｎｍ
程度形成し、その後、ゲート電極となるべき多結晶Ｓｉ
膜１２を、例えば３００ｎｍ程度堆積してから所定形状
に形成した段階を示したのが、図２（Ｃ）の工程であ
る。
【００４０】図２（Ｃ）の構造を、図４（Ｄ）と比較す
ると、従来の半導体装置の構造で問題となった埋め込み
素子分離部１０のエッジ部１３での電界集中に起因する
ＭＯＳＦＥＴのキンク特性の問題は、図２（Ｃ）に示す
ようにエッジ部１３が凸型になっているために、抑制す
ることができる。
【００４１】また、図４（Ｄ）に示した、エッジ部１３
は、Ｓｉ基板１のコーナーになっているために、物理的
なストレスを集中し易く、欠陥も生じさせ易い部分であ
り、ゲート酸化膜のリークを引き起こす原因となり易か
ったが、本発明の方法によって形成される構造の場合、
図２（Ｃ）のエッジ部１３に示すように、埋め込み素子
分離部１０のエッジはＳｉ基板１のコーナーとなる部分
とは離れて形成されるので、欠陥を生じにくく、したが
って、ゲート酸化膜のリークなどの問題は生じにくい。
【００４２】なお、ＳｉＯ２膜２、４、８としては、Ｓ
ｉ窒化膜を適用してもよい。また、それぞれが、ＳｉＯ
２またはＳｉ窒化膜の組み合わせであってもよい。
【００４３】また、ＳｉＯ２膜２がカーボン膜、また
は、ＴｉＮ膜、または、シリサイド金属であってもよ
く、ＳｉＯ２膜４がＳｉ酸化膜、または、Ｓｉ窒化膜、
または、Ｓｉ、または、レジスト膜であってもよく、Ｓ
ｉＯ２膜８がＳｉ酸化膜、または、Ｓｉ窒化膜、または
Ｓｉであってもよい。
【００４４】以上述べたように、本発明の実施例によれ
ば、基板の上に材料を順次堆積した後に、材料の一部を
横方向に後退させて後退部を形成し、その後に、素子分
離溝を形成し、その上に別の材料を堆積して、全体をエ
ッチバックするように構成したので、埋め込み素子分離
部は凸型に形成でき、基板のエッジ部も素子分離充填材
により覆われるので、コーナー部分での電界集中を防止
でき、基板のコーナー部分に生じ易い欠陥の影響を受け
ることがなくなり、微細で信頼性の高い半導体装置を実
現できる提供することができる。
【００４５】
【発明の効果】本発明によれば、半導体基板に形成され
る素子分離溝のエッジ部分を充填材で被って、その部分
での電界の集中を抑え且つその部分に生じやすい欠陥の
影響の少ない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置の製造方法
のプロセス説明図である。
【図２】本発明の実施例１に係る半導体装置の製造方法
のプロセス説明図である。
【図３】本発明の実施例２に係る半導体装置の製造方法
のプロセス説明図である。
【図４】従来の半導体装置の製造方法のプロセス説明図
である。
【図５】従来の方法により形成された半導体装置のＩ−
Ｖ特性図である。
【符号の説明】
１ Ｓｉ基板 ２、４、８ ＳｉＯ２膜 ３ 多結晶Ｓｉ ５ レジスト膜 ６ 後退部 ７ 素子分離溝 ９ 充填材ＳｉＯ２膜 １０ 埋め込み素子分離部 １１ ゲート酸化膜 １２ 多結晶Ｓｉ膜 １３ エッジ部

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にそれに穿設すべき素子分離
    溝の開口よりも大きな開口の第１開口を有する第１材料
    製の第１層を形成する工程と、 前記第１層上に形成された、前記第１開口よりも小さな
    開口の第２開口を有する第２材料製の第２層をマスクと
    して前記半導体基板をエッチングして前記素子分離溝を
    形成する工程と、 前記第２層を除去した後、前記素子分離溝内と、前記半
    導体基板上と、前記第１層上に充填材を充填、堆積し
    て、前記素子分離溝における、前記半導体基板の表面の
    エッジ部分を被った充填材層を形成する工程と、 前記充填材層の表面を前記第１層をストッパとしてエッ
    チバックして、前記充填材をその表面が前記素子分離溝
    の上方及びその開口のまわりの上方に位置する素子分離
    体として残存させる工程と、 を備えることを特徴とする、半導体装置の製造方法。
  2. 【請求項２】前記半導体基板上に前記第１層と前記第２
    層を順次堆積し、前記第１，第２層を前記第２層上に形
    成したレジストパターンをマスクとして異方性エッチン
    グして、前記第１層に前記第２開口を穿設すると共に前
    記第２層に前記第２開口とほぼ同じ開口の予備的な開口
    を形成し、この後等方性エッチングより前記第１層に前
    記第１開口を形成する、請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】前記半導体基板上に前記第１層を形成した
    後、その第１層上にレジストによる前記第２層を形成
    し、その第２層をパターニングすることにより前記第２
    開口を形成し、この第２層をマスクとしてエッチングす
    ることにより前記第１層に前記第１開口を形成する、請
    求項１に記載の半導体装置の製造方法。
  4. 【請求項４】前記第１材料は前記第２材料及び前記充填
    材料と異なり、前記第１材料は前記充填材料のエッチン
    グ時におけるエッチングストッパーとしての機能を有す
    る材料であり、前記第２材料は前記半導体基板の材料と
    異なると共に前記半導体基板をエッチグする際のマスク
    として機能する材料である、請求項１又は２に記載の半
    導体装置の製造方法。
  5. 【請求項５】前記第１材料は前記第２材料及び前記充填
    材料と異なり、前記第１材料は前記充填材料のエッチン
    グ時におけるエッチングストッパーとしての機能を有す
    る材料であり、前記第２材料は前記半導体基板の材料と
    異なると共に前記半導体基板をエッチグする際のマスク
    として機能する材料である、請求項１又は３に記載の半
    導体装置の製造方法。
  6. 【請求項６】前記半導体基板はＳｉで構成され、前記第
    １層は多結晶Ｓｉ、ＷＳｉ、ＴｉＮ、Ｃ、ＳｉＮのうち
    の１つで形成され、前記第２層はＳｉＯ２、ＴｉＮ、
    Ｃ、ＳｉＮのうちの１つで形成され、前記充填材はＳｉ
    Ｏ２、Ｓｉ、ＳｉＮのうちの１つで形成される、請求項
    ４に記載の半導体装置の製造方法。
  7. 【請求項７】前記半導体基板はＳｉで構成され、前記第
    １層は多結晶Ｓｉ、ＷＳｉ、ＴｉＮ、Ｃ、ＳｉＮのうち
    の１つで形成され、前記第２層はレジヘストによって形
    成され、前記充填材はＳｉＯ２、Ｓｉ、ＳｉＮのうちの
    １つで形成される、請求項５に記載の半導体装置の製造
    方法。
JP5333195A 1993-12-27 1993-12-27 半導体装置の製造方法 Pending JPH07193121A (ja)

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JP5333195A JPH07193121A (ja) 1993-12-27 1993-12-27 半導体装置の製造方法
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DE69429978T DE69429978T2 (de) 1993-12-27 1994-12-27 Verfahren zur Herstellung von Halbleiteranordnungen mit Isolationszonen
EP94120685A EP0660389B1 (en) 1993-12-27 1994-12-27 Method of manufacturing semiconductor devices having element separating regions
US08/935,058 US5766823A (en) 1993-12-27 1997-09-22 Method of manufacturing semiconductor devices

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