JPH07193138A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07193138A JPH07193138A JP5332239A JP33223993A JPH07193138A JP H07193138 A JPH07193138 A JP H07193138A JP 5332239 A JP5332239 A JP 5332239A JP 33223993 A JP33223993 A JP 33223993A JP H07193138 A JPH07193138 A JP H07193138A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- tantalum
- oxide film
- tantalum oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 タンタル酸化膜と上部電極膜との間の反応を
阻止することにより、リーク電流の増大を防止できる。 【構成】 キャパシタを、シリコン基板１上に設けられ
た下部電極膜５と、下部電極膜５上にシリコン窒化膜１
４及びタンタル酸化膜１５を順次積層して成る誘電体膜
と、タンタル酸化膜１５上に設けられタンタル酸化膜１
５側にタンタル窒化膜１７が形成された上部電極膜１９
とで構成する。
阻止することにより、リーク電流の増大を防止できる。 【構成】 キャパシタを、シリコン基板１上に設けられ
た下部電極膜５と、下部電極膜５上にシリコン窒化膜１
４及びタンタル酸化膜１５を順次積層して成る誘電体膜
と、タンタル酸化膜１５上に設けられタンタル酸化膜１
５側にタンタル窒化膜１７が形成された上部電極膜１９
とで構成する。
Description
【０００１】
【産業上の利用分野】この発明はダイナミックランダム
アクセスメモリ（以下ＤＲＡＭと呼ぶ）を有する半導体
装置に係り、特にＤＲＡＭのキャパシタの構造に関する
ものである。
アクセスメモリ（以下ＤＲＡＭと呼ぶ）を有する半導体
装置に係り、特にＤＲＡＭのキャパシタの構造に関する
ものである。
【０００２】
【従来の技術】図４は従来の４メガビットＤＲＡＭのメ
モリセルの断面図の一例である。図において、１はシリ
コン基板、２は素子分離のための第１のシリコン酸化
膜、３はゲート電極などを形成するワード線、４はワー
ド線３を絶縁するための第２のシリコン酸化膜、５は多
結晶シリコンで形成されたキャパシタの下部電極膜であ
る。
モリセルの断面図の一例である。図において、１はシリ
コン基板、２は素子分離のための第１のシリコン酸化
膜、３はゲート電極などを形成するワード線、４はワー
ド線３を絶縁するための第２のシリコン酸化膜、５は多
結晶シリコンで形成されたキャパシタの下部電極膜であ
る。
【０００３】６は多結晶シリコンで形成されたキャパシ
タの上部電極膜、７はシリコン窒化膜で形成されたキャ
パシタの誘電体膜、８はキャパシタの上部電極膜６を絶
縁する第３のシリコン酸化膜、９はビット線、１０はビ
ット線９を絶縁するための第４のシリコン酸化膜、１１
はアルミニウム配線、１２は不純物拡散層、１３はトラ
ンジスタのゲート絶縁膜である。
タの上部電極膜、７はシリコン窒化膜で形成されたキャ
パシタの誘電体膜、８はキャパシタの上部電極膜６を絶
縁する第３のシリコン酸化膜、９はビット線、１０はビ
ット線９を絶縁するための第４のシリコン酸化膜、１１
はアルミニウム配線、１２は不純物拡散層、１３はトラ
ンジスタのゲート絶縁膜である。
【０００４】従来の４メガビットのＤＲＡＭは以上のよ
うに構成され、キャパシタの容量を増大させるためにメ
モリセル構造の３次元化が行われていたが、ＤＲＡＭの
一層の高集積化に伴い単位面積当たりのキャパシタの容
量を増大させるためにはそれだけでは不充分で、誘電体
膜に比誘電率の高い薄膜材料を適用する必要があり、そ
の一例として例えば図５に示すように比誘電率が約２７
でシリコン窒化膜の約３．６倍というタンタル酸化膜を
用いたものがある。
うに構成され、キャパシタの容量を増大させるためにメ
モリセル構造の３次元化が行われていたが、ＤＲＡＭの
一層の高集積化に伴い単位面積当たりのキャパシタの容
量を増大させるためにはそれだけでは不充分で、誘電体
膜に比誘電率の高い薄膜材料を適用する必要があり、そ
の一例として例えば図５に示すように比誘電率が約２７
でシリコン窒化膜の約３．６倍というタンタル酸化膜を
用いたものがある。
【０００５】図５はタンタル酸化膜を用いてキャパシタ
を形成する工程を示す図である。図において、図４と同
様の部分は同一符号を付して説明を省略する。１４は熱
窒化法により形成されたシリコン窒化膜、１５はＣＶＤ
法により形成されたタンタル酸化膜である。
を形成する工程を示す図である。図において、図４と同
様の部分は同一符号を付して説明を省略する。１４は熱
窒化法により形成されたシリコン窒化膜、１５はＣＶＤ
法により形成されたタンタル酸化膜である。
【０００６】以下、図５にもとづいてキャパシタの製造
工程について説明する。まず、図５（ａ）に示すように
多結晶シリコンによりキャパシタの下部電極膜５を形成
する。次に、図５（ｂ）に示すように例えば８００〜９
００℃のアンモニア（ＮＨ3）雰囲気による熱窒化法に
よりシリコン窒化膜１４を形成する。
工程について説明する。まず、図５（ａ）に示すように
多結晶シリコンによりキャパシタの下部電極膜５を形成
する。次に、図５（ｂ）に示すように例えば８００〜９
００℃のアンモニア（ＮＨ3）雰囲気による熱窒化法に
よりシリコン窒化膜１４を形成する。
【０００７】そして、このシリコン窒化膜１４の上に例
えば３５０〜４００℃でペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）とを用いた熱ＣＶＤ法に
よりタンタル酸化膜１５を形成する。その後、キャパシ
タのリーク電流を低減するために例えば８００〜９５０
℃の酸素（Ｏ2）雰囲気で熱処理を行う。そして、図５
（ｃ）に示すように多結晶シリコンによりキャパシタの
上部電極膜６を形成して、ＤＲＡＭのキャパシタが構成
される。
えば３５０〜４００℃でペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）とを用いた熱ＣＶＤ法に
よりタンタル酸化膜１５を形成する。その後、キャパシ
タのリーク電流を低減するために例えば８００〜９５０
℃の酸素（Ｏ2）雰囲気で熱処理を行う。そして、図５
（ｃ）に示すように多結晶シリコンによりキャパシタの
上部電極膜６を形成して、ＤＲＡＭのキャパシタが構成
される。
【０００８】
【発明が解決しようとする課題】従来の半導体装置のＤ
ＲＡＭのキャパシタはその上部電極膜６に多結晶シリコ
ンを用いているため、タンタル酸化膜１５と上部電極膜
６との間に、図６に示すように後工程として例えば第３
のシリコン酸化膜８の形成時の熱処理により、タンタル
酸化膜１５のＴａと上部電極膜６のＳｉとが反応し、Ｔ
ａＳｉ2という導電性の化合物から成る化合物層１６が
形成され、さらに、順次このキャパシタの上部に形成さ
れる例えばビット線、絶縁膜、アルミニウム配線などの
形成時における熱処理により、この化合物層１６のＴａ
Ｓｉ2は増加するので、この化合物層１６によりキャパ
シタのリーク電流が増大するという問題点があった。
ＲＡＭのキャパシタはその上部電極膜６に多結晶シリコ
ンを用いているため、タンタル酸化膜１５と上部電極膜
６との間に、図６に示すように後工程として例えば第３
のシリコン酸化膜８の形成時の熱処理により、タンタル
酸化膜１５のＴａと上部電極膜６のＳｉとが反応し、Ｔ
ａＳｉ2という導電性の化合物から成る化合物層１６が
形成され、さらに、順次このキャパシタの上部に形成さ
れる例えばビット線、絶縁膜、アルミニウム配線などの
形成時における熱処理により、この化合物層１６のＴａ
Ｓｉ2は増加するので、この化合物層１６によりキャパ
シタのリーク電流が増大するという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたものでタンタル酸化膜と上部電極膜との
間の反応を阻止することにより、リーク電流の増大を防
止できる半導体装置を得ることを目的としている。
ためになされたものでタンタル酸化膜と上部電極膜との
間の反応を阻止することにより、リーク電流の増大を防
止できる半導体装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、半導体基板上に設けられた下部電極膜
と、下部電極膜上にシリコン窒化膜及びタンタル酸化膜
を順次積層して成る誘電体膜と、誘電体膜上に設けられ
誘電体膜側に金属タンタル膜が形成された上部電極膜と
から成るキャパシタを備えたものである。
の半導体装置は、半導体基板上に設けられた下部電極膜
と、下部電極膜上にシリコン窒化膜及びタンタル酸化膜
を順次積層して成る誘電体膜と、誘電体膜上に設けられ
誘電体膜側に金属タンタル膜が形成された上部電極膜と
から成るキャパシタを備えたものである。
【００１１】又、この発明に係る請求項２の半導体装置
は上部電極膜のタンタル酸化膜にて成る誘電体膜側の金
属タンタル膜をタンタル窒化膜で形成したものである。
は上部電極膜のタンタル酸化膜にて成る誘電体膜側の金
属タンタル膜をタンタル窒化膜で形成したものである。
【００１２】
【作用】この発明における請求項１の半導体装置のキャ
パシタの上部電極膜のタンタル酸化膜側の金属タンタル
膜は、キャパシタの形成工程以降の熱処理段階における
上部電極膜とタンタル酸化膜との反応を阻止する。
パシタの上部電極膜のタンタル酸化膜側の金属タンタル
膜は、キャパシタの形成工程以降の熱処理段階における
上部電極膜とタンタル酸化膜との反応を阻止する。
【００１３】又、この発明における請求項２の半導体装
置のキャパシタの上部電極膜のタンタル酸化膜側のタン
タル窒化膜は、キャパシタの形成工程以降の熱処理段階
における上部電極膜とタンタル酸化膜との反応を阻止す
る。
置のキャパシタの上部電極膜のタンタル酸化膜側のタン
タル窒化膜は、キャパシタの形成工程以降の熱処理段階
における上部電極膜とタンタル酸化膜との反応を阻止す
る。
【００１４】
実施例１．以下、この発明の実施例を図にもとづいて説
明する。図１はこの発明の実施例１のＤＲＡＭのメモリ
セルの断面図である。図において、従来の場合と同様の
部分は同一符号を付して説明を省略する。１７はタンタ
ル酸化膜１５の上面に形成されたタンタル窒化膜、１８
はこのタンタル窒化膜１７の上面に形成された多結晶シ
リコンで、タンタル窒化膜１７とで上部電極膜１９を形
成する。
明する。図１はこの発明の実施例１のＤＲＡＭのメモリ
セルの断面図である。図において、従来の場合と同様の
部分は同一符号を付して説明を省略する。１７はタンタ
ル酸化膜１５の上面に形成されたタンタル窒化膜、１８
はこのタンタル窒化膜１７の上面に形成された多結晶シ
リコンで、タンタル窒化膜１７とで上部電極膜１９を形
成する。
【００１５】次に、図２及び図３にもとづいて図１に示
したキャパシタ製造工程を説明する。まず、図１（ａ）
に示すように従来の場合と同様に、多結晶シリコンによ
りキャパシタの下部電極膜５を形成する。次に、図２
（ｂ）に示すように例えば８００〜９００℃のアンモニ
ア（ＮＨ3）雰囲気による熱窒化法によりシリコン窒化
膜１４を形成する。
したキャパシタ製造工程を説明する。まず、図１（ａ）
に示すように従来の場合と同様に、多結晶シリコンによ
りキャパシタの下部電極膜５を形成する。次に、図２
（ｂ）に示すように例えば８００〜９００℃のアンモニ
ア（ＮＨ3）雰囲気による熱窒化法によりシリコン窒化
膜１４を形成する。
【００１６】そして、このシリコン窒化膜１４上に例え
ば３５０〜４００℃でペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）とを用いた熱ＣＶＤ法に
よりタンタル酸化膜１５を形成する。その後、キャパシ
タのリーク電流を低減するために例えば８００〜９５０
℃の酸素（Ｏ2）雰囲気で熱処理を行う。そして図２
（ｃ）に示すように、タンタル酸化膜１５上に例えば８
００〜９５０℃のアンモニア（ＮＨ3）の雰囲気中にて
熱窒化法によりタンタル窒化膜１７を形成する。
ば３５０〜４００℃でペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素（Ｏ2）とを用いた熱ＣＶＤ法に
よりタンタル酸化膜１５を形成する。その後、キャパシ
タのリーク電流を低減するために例えば８００〜９５０
℃の酸素（Ｏ2）雰囲気で熱処理を行う。そして図２
（ｃ）に示すように、タンタル酸化膜１５上に例えば８
００〜９５０℃のアンモニア（ＮＨ3）の雰囲気中にて
熱窒化法によりタンタル窒化膜１７を形成する。
【００１７】そして、図３（ａ）に示すように多結晶シ
リコン１８を形成して、タンタル窒化膜１７とで二層の
上部電極膜１９を形成してＤＲＡＭのキャパシタは構成
される。そして、図３（ｂ）に示すように従来の場合と
同様に後工程として、多結晶シリコン１８を絶縁する第
３のシリコン酸化膜８を形成する。
リコン１８を形成して、タンタル窒化膜１７とで二層の
上部電極膜１９を形成してＤＲＡＭのキャパシタは構成
される。そして、図３（ｂ）に示すように従来の場合と
同様に後工程として、多結晶シリコン１８を絶縁する第
３のシリコン酸化膜８を形成する。
【００１８】上記のように構成された実施例１の半導体
装置は上部電極膜１９のタンタル酸化膜１５の対向する
側に化学的に安定なタンタル窒化膜１７を備えたので、
キャパシタ工程以降の熱処理によるタンタル酸化膜１５
のＴａと多結晶シリコン１８のＳｉとの反応は阻止され
るため、キャパシタのリーク電流の増大を防止すること
ができる。
装置は上部電極膜１９のタンタル酸化膜１５の対向する
側に化学的に安定なタンタル窒化膜１７を備えたので、
キャパシタ工程以降の熱処理によるタンタル酸化膜１５
のＴａと多結晶シリコン１８のＳｉとの反応は阻止され
るため、キャパシタのリーク電流の増大を防止すること
ができる。
【００１９】実施例２．上記実施例１では上部電極１９
のタンタル窒化膜１７を熱窒化法にて形成する場合につ
いて説明したがこれに限られることはなく、例えば約２
００℃でペンタジメチルアミノタンタル（Ｔａ［Ｎ（Ｃ
Ｈ3）2］5）とアンモニア（ＮＨ3）とを用いたＣＶＤ法
によりタンタル窒化膜を形成しても上記実施例１と同様
の効果を奏する。
のタンタル窒化膜１７を熱窒化法にて形成する場合につ
いて説明したがこれに限られることはなく、例えば約２
００℃でペンタジメチルアミノタンタル（Ｔａ［Ｎ（Ｃ
Ｈ3）2］5）とアンモニア（ＮＨ3）とを用いたＣＶＤ法
によりタンタル窒化膜を形成しても上記実施例１と同様
の効果を奏する。
【００２０】実施例３．上記実施例１では上部電極膜１
９をタンタル窒化膜１７及び多結晶シリコン１８の２層
構造にした場合について説明したがこれに限られること
はなく、例えば上部電極膜をタンタル窒化膜、スパッタ
法またはＣＶＤ法などにて形成されたチタン窒化膜及び
多結晶シリコンの３層構造にて形成しても、上部電極膜
のタンタル酸化膜の対向する側に化学的に安定なタンタ
ル窒化膜が形成されているので、タンタル酸化膜とチタ
ン窒化膜との反応が阻止され上記実施例１と同様の効果
を奏する。
９をタンタル窒化膜１７及び多結晶シリコン１８の２層
構造にした場合について説明したがこれに限られること
はなく、例えば上部電極膜をタンタル窒化膜、スパッタ
法またはＣＶＤ法などにて形成されたチタン窒化膜及び
多結晶シリコンの３層構造にて形成しても、上部電極膜
のタンタル酸化膜の対向する側に化学的に安定なタンタ
ル窒化膜が形成されているので、タンタル酸化膜とチタ
ン窒化膜との反応が阻止され上記実施例１と同様の効果
を奏する。
【００２１】
【発明の効果】以上のように、この発明の請求項１によ
れば半導体基板上に設けられた下部電極膜と、下部電極
膜上にシリコン窒化膜及びタンタル酸化膜を順次積層し
て成る誘電体膜と、誘電体膜上に設けられ誘電体膜側に
金属タンタル膜が形成された上部電極膜とから成るキャ
パシタを備えるようにしたので、タンタル酸化膜と上部
電極膜との間の反応を阻止することにより、リーク電流
の増大を防止できる半導体装置を得ることが可能とな
る。
れば半導体基板上に設けられた下部電極膜と、下部電極
膜上にシリコン窒化膜及びタンタル酸化膜を順次積層し
て成る誘電体膜と、誘電体膜上に設けられ誘電体膜側に
金属タンタル膜が形成された上部電極膜とから成るキャ
パシタを備えるようにしたので、タンタル酸化膜と上部
電極膜との間の反応を阻止することにより、リーク電流
の増大を防止できる半導体装置を得ることが可能とな
る。
【００２２】又、この発明の請求項２によれば上部電極
膜のタンタル酸化膜側の金属タンタル膜がタンタル窒化
膜にて成るようにしたので、タンタル酸化膜と上部電極
膜との間の反応を阻止することにより、リーク電流の増
大を防止できる半導体装置を得ることが可能となる。
膜のタンタル酸化膜側の金属タンタル膜がタンタル窒化
膜にて成るようにしたので、タンタル酸化膜と上部電極
膜との間の反応を阻止することにより、リーク電流の増
大を防止できる半導体装置を得ることが可能となる。
【図１】この発明の実施例１におけるＤＲＡＭの構成を
示す断面図である。
示す断面図である。
【図２】図１におけるキャパシタの製造工程の一部を示
す断面図である。
す断面図である。
【図３】図１におけるキャパシタの製造工程の残部を示
す断面図である。
す断面図である。
【図４】従来のＤＲＡＭの構成を示す断面図である。
【図５】従来の半導体装置の製造工程を示す断面図であ
る。
る。
【図６】図５における半導体装置の欠点を説明するため
の図である。
の図である。
１ シリコン基板 ５ 下部電極膜 ６、１９ 上部電極膜 １５ タンタル酸化膜 １６ 化合物層 １７ タンタル窒化膜 １８ 多結晶シリコン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】従来の半導体装置のＤ
ＲＡＭのキャパシタはその上部電極膜６に多結晶シリコ
ンを用いているため、タンタル酸化膜１５と上部電極膜
６との間に、図６に示すように後工程として例えば第３
のシリコン酸化膜８の形成時の熱処理により、タンタル
酸化膜１５と上部電極膜６とが反応し、タンタル酸化膜
１５が高リーク電流のＳｉを含むタンタル酸化膜２０、
かつ、その上部にＴａＳｉ2という導電性の化合物から
成る化合物層１６が形成され、さらに、順次このキャパ
シタの上部に形成される例えばビット線、絶縁膜、アル
ミニウム配線などの形成時における熱処理により、これ
らＳｉを含むタンタル酸化膜２０および化合物層１６は
増加するので、Ｓｉを含むタンタル酸化膜２０によりキ
ャパシタのリーク電流が増大するという問題点があっ
た。
ＲＡＭのキャパシタはその上部電極膜６に多結晶シリコ
ンを用いているため、タンタル酸化膜１５と上部電極膜
６との間に、図６に示すように後工程として例えば第３
のシリコン酸化膜８の形成時の熱処理により、タンタル
酸化膜１５と上部電極膜６とが反応し、タンタル酸化膜
１５が高リーク電流のＳｉを含むタンタル酸化膜２０、
かつ、その上部にＴａＳｉ2という導電性の化合物から
成る化合物層１６が形成され、さらに、順次このキャパ
シタの上部に形成される例えばビット線、絶縁膜、アル
ミニウム配線などの形成時における熱処理により、これ
らＳｉを含むタンタル酸化膜２０および化合物層１６は
増加するので、Ｓｉを含むタンタル酸化膜２０によりキ
ャパシタのリーク電流が増大するという問題点があっ
た。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 半導体基板上に設けられた下部電極膜
と、上記下部電極膜上にシリコン窒化膜及びタンタル酸
化膜を順次積層して成る誘電体膜と、上記誘電体膜上に
設けられ上記誘電体膜側に金属タンタル膜が形成された
上部電極膜とから成るキャパシタを備えたことを特徴と
する半導体装置。 - 【請求項２】 金属タンタル膜がタンタル窒化膜にて成
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332239A JPH07193138A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332239A JPH07193138A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193138A true JPH07193138A (ja) | 1995-07-28 |
Family
ID=18252738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5332239A Pending JPH07193138A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193138A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869972A (ja) * | 1994-08-30 | 1996-03-12 | Sony Corp | 誘電体薄膜の成膜方法 |
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| KR100268940B1 (ko) * | 1997-06-19 | 2000-10-16 | 김영환 | 반도체 소자의 커패시터 및 그 제조방법 |
| JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
-
1993
- 1993-12-27 JP JP5332239A patent/JPH07193138A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869972A (ja) * | 1994-08-30 | 1996-03-12 | Sony Corp | 誘電体薄膜の成膜方法 |
| WO1998031052A1 (fr) * | 1997-01-10 | 1998-07-16 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| KR100268940B1 (ko) * | 1997-06-19 | 2000-10-16 | 김영환 | 반도체 소자의 커패시터 및 그 제조방법 |
| JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| KR100482753B1 (ko) * | 1999-11-09 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6278150B1 (en) | Conductive layer connecting structure and method of manufacturing the same | |
| US6265260B1 (en) | Method for making an integrated circuit capacitor including tantalum pentoxide | |
| US6017791A (en) | Multi-layer silicon nitride deposition method for forming low oxidation temperature thermally oxidized silicon nitride/silicon oxide (no) layer | |
| US6690052B2 (en) | Semiconductor device having a capacitor with a multi-layer dielectric | |
| US6730954B2 (en) | Method of depositing tungsten nitride using a source gas comprising silicon | |
| US5977581A (en) | Dielectric material and process to create same | |
| US5604140A (en) | Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same | |
| US5966595A (en) | Method to form a DRAM capacitor using low temperature reoxidation | |
| US6784100B2 (en) | Capacitor with oxidation barrier layer and method for manufacturing the same | |
| US5422311A (en) | Method for manufacturing a conductor layer in a semiconductor device | |
| US6482694B2 (en) | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers | |
| US6479364B2 (en) | Method for forming a capacitor for semiconductor devices with diffusion barrier layer on both sides of dielectric layer | |
| US6706607B2 (en) | Method for fabricating capacitor in semiconductor device | |
| JPH06151751A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH03139882A (ja) | 半導体記憶装置の製造方法 | |
| JPH07193138A (ja) | 半導体装置 | |
| US6455365B2 (en) | Structural integrity enhancement of dielectric films | |
| JP2000196035A (ja) | メモリ素子のキャパシタ製造方法 | |
| US6743678B2 (en) | Methods for manufacturing semiconductor memory devices | |
| JP4026908B2 (ja) | 半導体素子の製造方法 | |
| JPH0563157A (ja) | 半導体装置 | |
| US20020047148A1 (en) | Methods of manufacturing integrated circuit capacitors having ruthenium upper electrodes and capacitors formed thereby | |
| US6489198B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3219856B2 (ja) | 半導体装置の製造方法 | |
| JPH05198743A (ja) | 半導体装置 |