JPH03139882A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03139882A JPH03139882A JP1277049A JP27704989A JPH03139882A JP H03139882 A JPH03139882 A JP H03139882A JP 1277049 A JP1277049 A JP 1277049A JP 27704989 A JP27704989 A JP 27704989A JP H03139882 A JPH03139882 A JP H03139882A
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- polysilicon film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にダイナミックランダム
アクセス メモリ （ＤＲＡＭ）のメモリセルの製造方
法に関する。
アクセス メモリ （ＤＲＡＭ）のメモリセルの製造方
法に関する。
従来、この種のメモリセルについて、第２図を参照して
述べる。尚、第２図はメモリセルの断面図を示す。
述べる。尚、第２図はメモリセルの断面図を示す。
即ち、図面において、２１はｐ型シリコン基板であり、
この基板２１の非能動領域上には、素子分離用のフィー
ルド酸化膜２２が形成され、能動領域上には、ゲート酸
化膜２３が形成されている。
この基板２１の非能動領域上には、素子分離用のフィー
ルド酸化膜２２が形成され、能動領域上には、ゲート酸
化膜２３が形成されている。
又、これらフィールド酸化膜２２上及びゲート酸化Ｈ，
２３上には、第１ポリシリコンから成るワード１２４が
個別に形成され、ゲート酸化膜２３上のワード線２４の
両側方における基板２１表面部には、ｎ゛拡散層２５ａ
、２５ｂが形成されている。
２３上には、第１ポリシリコンから成るワード１２４が
個別に形成され、ゲート酸化膜２３上のワード線２４の
両側方における基板２１表面部には、ｎ゛拡散層２５ａ
、２５ｂが形成されている。
更に、ワード線２４を含む基板２１上には、第１層間絶
縁膜２６が堆積され、上記ワード線２４上及びワード線
２４間上における上記第１層間絶縁膜２６上には、蓄積
電極となる第２ポリシリコン層２７が形成され、この第
２ポリシリコン層２７の表面には、キャパシタ絶縁膜２
８が被着されている。そして、このキャパシタ絶縁膜２
８上には、セルプレート電極となる第３ポリシリコン層
２９が形成されている。更に、これら構成素子上には、
第２層間絶縁膜３０、ビット線となるＡＩ膜３１及びこ
の＾ｌ膜３１を保護する保護膜３２が順次形成されてい
る。又、上記第１層間絶縁膜２６には、ｎ゛拡散Ｊｉ２
５ａと第２ポリシリコン層２７とを接続する第１コンタ
クトホール３３が開孔されると共に、上記第２層間絶縁
膜３０には、ｎ゛拡散層２５ｂと＾ｌ膜３１とを接続す
る第２コンタクトホール３４が開孔されている。
縁膜２６が堆積され、上記ワード線２４上及びワード線
２４間上における上記第１層間絶縁膜２６上には、蓄積
電極となる第２ポリシリコン層２７が形成され、この第
２ポリシリコン層２７の表面には、キャパシタ絶縁膜２
８が被着されている。そして、このキャパシタ絶縁膜２
８上には、セルプレート電極となる第３ポリシリコン層
２９が形成されている。更に、これら構成素子上には、
第２層間絶縁膜３０、ビット線となるＡＩ膜３１及びこ
の＾ｌ膜３１を保護する保護膜３２が順次形成されてい
る。又、上記第１層間絶縁膜２６には、ｎ゛拡散Ｊｉ２
５ａと第２ポリシリコン層２７とを接続する第１コンタ
クトホール３３が開孔されると共に、上記第２層間絶縁
膜３０には、ｎ゛拡散層２５ｂと＾ｌ膜３１とを接続す
る第２コンタクトホール３４が開孔されている。
斯くして、かかるメモリセルでは、１つの記憶保持用の
キャパシタと１つの選択用ＭＯＳトランジスタから構成
されて層り、メモリの高集積化、即ちセルサイズの縮小
化に対し、記憶保持時間を保持し、α線によるソフトエ
ラーに耐性を持たせるため、選択用トランジスタ上及び
素子骨ＲＳＪＩ域上に、ストレージキャパシタを形成し
た、所謂スタック型とし、充分なキャパシタ容量を確保
していた。
キャパシタと１つの選択用ＭＯＳトランジスタから構成
されて層り、メモリの高集積化、即ちセルサイズの縮小
化に対し、記憶保持時間を保持し、α線によるソフトエ
ラーに耐性を持たせるため、選択用トランジスタ上及び
素子骨ＲＳＪＩ域上に、ストレージキャパシタを形成し
た、所謂スタック型とし、充分なキャパシタ容量を確保
していた。
然し乍ら、上述した従来メモリセルにおいては、より高
集積度のメモリ素子を形成する場合、キャパシタ面積が
減少し、メモリ保持時間やα線の耐性に対して充分なキ
ャパシタ容量を得ることができないという問題点があっ
た。
集積度のメモリ素子を形成する場合、キャパシタ面積が
減少し、メモリ保持時間やα線の耐性に対して充分なキ
ャパシタ容量を得ることができないという問題点があっ
た。
本発明の目的は、上述した問題点に鑑み、セルサイズが
縮小化しても充分なキャパシタ容量が得られる半導体記
憶装置の製造方法を提供するものである。
縮小化しても充分なキャパシタ容量が得られる半導体記
憶装置の製造方法を提供するものである。
本発明は上述の目的を達成するため、半導体基板上に形
成された選択用ＭＯＳトランジスタ及び素子骨＃領域上
に、ストレージキャパシタを積層したスタック型メモリ
セルを有する半導体記憶装置の製造方法において、上記
ＭＯＳトランジスタ上及び上記素子分離領域上に、眉間
絶縁膜を介して高融点金属シリサイド膜を形成する工程
と、上記高融点金属シリサイド膜上に、高ｆ４濃度のポ
リシリコン膜を形成する工程と、上記ポリシリコン膜を
、加熱した燐酸液でエツチングし、上記ポリシリコン膜
の表面に凹凸を形成する工程とを含むものである。
成された選択用ＭＯＳトランジスタ及び素子骨＃領域上
に、ストレージキャパシタを積層したスタック型メモリ
セルを有する半導体記憶装置の製造方法において、上記
ＭＯＳトランジスタ上及び上記素子分離領域上に、眉間
絶縁膜を介して高融点金属シリサイド膜を形成する工程
と、上記高融点金属シリサイド膜上に、高ｆ４濃度のポ
リシリコン膜を形成する工程と、上記ポリシリコン膜を
、加熱した燐酸液でエツチングし、上記ポリシリコン膜
の表面に凹凸を形成する工程とを含むものである。
本発明においては、高ｆ４濃度のポリシリコン膜を加熱
した燐酸液でエツチングし、ポリシリコン膜の表面に凹
凸を形成するので、ポリシリコン膜の実効的な表面積が
増大し、ストレージキャパシタのキャパシタ容量が増大
する。又、ポリシリコン膜のウェットエツチングに際し
て、高融点金属シリサイド膜がエツチングストッパーと
して作用すると共に、凹凸形成によるポリシリコン膜の
断線を防止する。
した燐酸液でエツチングし、ポリシリコン膜の表面に凹
凸を形成するので、ポリシリコン膜の実効的な表面積が
増大し、ストレージキャパシタのキャパシタ容量が増大
する。又、ポリシリコン膜のウェットエツチングに際し
て、高融点金属シリサイド膜がエツチングストッパーと
して作用すると共に、凹凸形成によるポリシリコン膜の
断線を防止する。
本発明ＤＲＡＭのメモリセルの製造方法における一実施
例を第１図に基づいて説明する。尚、第１図は工程断面
図を示す。
例を第１図に基づいて説明する。尚、第１図は工程断面
図を示す。
先ず、ｐ型半導体基板ｌ上に、ＬＯＣＯ３法により素子
分離を行なうためのフィールド酸化膜２を形成する。そ
の後、８００〜１０００℃で乾燥若しくは水蒸気酸化を
行なうことにより、１００〜３００人厚程度のゲート酸
化膜３を、基板１の能動領域上に形成する０次に、減圧
ＣＶＤ法等により、メモリセル形成予定令頁域上に、第
１ポリシリコン層を１０００〜３０００人厚程度デポジ
ションした後、この第１ポリシリコン層に、ｐｏｃｌｚ
をソースとする熱拡散により、燐（Ｐ）をＩＱ”ａｍ−
”程度の濃度にドーピングする。その後、通常のホトリ
ソグラフィ技術を用いて、レジスト（図示略す）をパタ
ーニングし、このパターン化されたレジストをマスクと
して、上記第１ポリシリコン層をエツチングし、フィー
ルド酸化１１！２上及びゲート酸化ｌｌｌ３上に、夫々
位置するメモリセルのワード線４を形成する（第１図ａ
）。
分離を行なうためのフィールド酸化膜２を形成する。そ
の後、８００〜１０００℃で乾燥若しくは水蒸気酸化を
行なうことにより、１００〜３００人厚程度のゲート酸
化膜３を、基板１の能動領域上に形成する０次に、減圧
ＣＶＤ法等により、メモリセル形成予定令頁域上に、第
１ポリシリコン層を１０００〜３０００人厚程度デポジ
ションした後、この第１ポリシリコン層に、ｐｏｃｌｚ
をソースとする熱拡散により、燐（Ｐ）をＩＱ”ａｍ−
”程度の濃度にドーピングする。その後、通常のホトリ
ソグラフィ技術を用いて、レジスト（図示略す）をパタ
ーニングし、このパターン化されたレジストをマスクと
して、上記第１ポリシリコン層をエツチングし、フィー
ルド酸化１１！２上及びゲート酸化ｌｌｌ３上に、夫々
位置するメモリセルのワード線４を形成する（第１図ａ
）。
次いで、上記ワード線４及びフィールド酸化膜２をマス
クとして、砒素（Ａｓ）をイオン注入し、更にアニール
処理することで、基ｖｉ１表面部に、濃度がＩＱ”ａｍ
−３程度のｎ９拡散層５ａ、５ｂを形成する。その後、
常圧ＣＶＤ法等により、全面に、第１の層間絶縁膜であ
るシリコン酸化膜６を、１０００〜３０００人厚程度堆
積し、通常のホトリソグラフィ技術により、パターン化
したレジスト（図示略す）をマスクとするドライエツチ
ング技術により、上記シリコン酸化１Ｉ１６のｎ゛拡散
層５ａの所定部分上を開孔し、コンタクトホール７を形
成する（第１図ｂ）。
クとして、砒素（Ａｓ）をイオン注入し、更にアニール
処理することで、基ｖｉ１表面部に、濃度がＩＱ”ａｍ
−３程度のｎ９拡散層５ａ、５ｂを形成する。その後、
常圧ＣＶＤ法等により、全面に、第１の層間絶縁膜であ
るシリコン酸化膜６を、１０００〜３０００人厚程度堆
積し、通常のホトリソグラフィ技術により、パターン化
したレジスト（図示略す）をマスクとするドライエツチ
ング技術により、上記シリコン酸化１Ｉ１６のｎ゛拡散
層５ａの所定部分上を開孔し、コンタクトホール７を形
成する（第１図ｂ）。
続いて、全面に、スパッタ法又は減圧ＣＶＤ法により、
メモリセルの蓄積ノードとなる高融点金属シリサイド膜
、例えばＷＳｉｘ （Ｘ ＝２．０〜３．０）膜８を１
０００〜２０００人厚程度形成する。その後、上記ＷＳ
ｉｘ膜８上に、減圧ＣＶＤ法により、第２ポリシリコン
１ｌ１９を５００〜１５００人厚形成し、この第２ポリ
シリコン膜９に、ＰＯＣＺ３をソースとする熱拡散によ
り、燐をＩＱ”ＣＩＡ−’程度の濃度にドーピングする
（第１図Ｃ）。
メモリセルの蓄積ノードとなる高融点金属シリサイド膜
、例えばＷＳｉｘ （Ｘ ＝２．０〜３．０）膜８を１
０００〜２０００人厚程度形成する。その後、上記ＷＳ
ｉｘ膜８上に、減圧ＣＶＤ法により、第２ポリシリコン
１ｌ１９を５００〜１５００人厚形成し、この第２ポリ
シリコン膜９に、ＰＯＣＺ３をソースとする熱拡散によ
り、燐をＩＱ”ＣＩＡ−’程度の濃度にドーピングする
（第１図Ｃ）。
次いで、上記第２ポリシリコン膜９を、１７０℃程度に
加熱した燐酸液に約１０〜２０分間浸漬する。これによ
り、第２ポリシリコン膜９のグレイン境界、即ち結晶粒
界でのポリシリコンが特にエツチングされ、第２ポリシ
リコン膜９の表面に凹凸が形成される。このとき、充分
な凹凸を形成するためには、第２ポリシリコン膜９の燐
濃度を少な（とも６ ｘｌＯｚｏ、、−、以上必要とす
る。又、燐酸液による浸漬時間を長くとる程凹凸の差は
大きくなる。そして、この場合、例えば凹部のポリシリ
コンが全てエツチング除去されても下地の−Ｓｉｘ膜８
がエツチングのストッパーとして作用し、而も−Ｓｉｘ
膜８により第２ポリシリコンｌ！９は結線され、凹凸に
よる断線は生じない、続いて、通常のホトリソグラフィ
技術によりバターニングしたレジスト（図示略す）をマ
スクとするドライエツチング技術を用いて、第２ポリシ
リコン膜９及びＷＳｉｘ膜８をパターニングし、ワード
線４上及びワード線４間上に位置するメモリセルの蓄積
電極を形成する。その後、減圧ＣＶＤ法等により、全面
に、キャパシタ絶縁膜となる５ｉＪ４膜１０を５０〜１
００人厚程度形成し、更に、８００〜９００℃の水蒸気
雰囲気中で、約３０〜６０分間上記Ｓｉ、Ｎ４膜１０を
酸化し、ＳｉＪ、膜１０の耐圧を向上させるための酸化
膜１１をｌＯ〜２０人厚形成する。その後、上記酸化膜
ｌｌ上に、減圧ＣＶＤ法により、第３ポリシリコン膜１
２を２０００〜３０００人厚形成し、この第３ポリシリ
コン膜１２に、ｐｏｃＢをソースとする熱拡散により、
燐を４×１０ｔ０〜６Ｘ１０”ａｍ−”の濃度にドーピ
ングする（第１図ｄ） しかる後、ホトリソグラフィ技術及びドライエツチング
技術を用いて、上記第３ポリシリコン膜１２をバターニ
ングし、上記蓄積電極を被うセルプレート電極とし、Ｄ
ＲＡＭメモリセルのキャパシタが形成される。しかる後
、常圧ＣＶＤ法により、全面に、ＢＰＳＧ等から成る第
２の眉間絶縁膜１３を６０００〜８０００人厚程度堆積
した後、９００℃程度の熱処理を施すことにより、上記
第２の眉間絶縁膜１３を平滑化する。そして、ｎ゛拡散
層５ｂの部分上の第２の眉間絶縁膜１３をエツチング除
去し、コンタクトホール１４を開孔する。その後、スパ
ッタ法により、全面に、＾！膜１５を約１００００ 人
厚堆積し、これをパターニングしてビット線とする。更
に、このビット線の表面に、保護膜（図示略す）を被着
し、ＤＲＡＭメモリセルが完成する（第１図ｅ）ｅ 〔発明の効果〕 以上説明したように本発明によれば、ポリシリコン膜の
表面に凹凸を形成するので、ポリシリコン膜の実効的な
表面積が増大し、ストレージキャパシタの容量が増大す
る。従って、より高集積度なメモリセルが得られる等の
効果により上述した課題を解決し得る。
加熱した燐酸液に約１０〜２０分間浸漬する。これによ
り、第２ポリシリコン膜９のグレイン境界、即ち結晶粒
界でのポリシリコンが特にエツチングされ、第２ポリシ
リコン膜９の表面に凹凸が形成される。このとき、充分
な凹凸を形成するためには、第２ポリシリコン膜９の燐
濃度を少な（とも６ ｘｌＯｚｏ、、−、以上必要とす
る。又、燐酸液による浸漬時間を長くとる程凹凸の差は
大きくなる。そして、この場合、例えば凹部のポリシリ
コンが全てエツチング除去されても下地の−Ｓｉｘ膜８
がエツチングのストッパーとして作用し、而も−Ｓｉｘ
膜８により第２ポリシリコンｌ！９は結線され、凹凸に
よる断線は生じない、続いて、通常のホトリソグラフィ
技術によりバターニングしたレジスト（図示略す）をマ
スクとするドライエツチング技術を用いて、第２ポリシ
リコン膜９及びＷＳｉｘ膜８をパターニングし、ワード
線４上及びワード線４間上に位置するメモリセルの蓄積
電極を形成する。その後、減圧ＣＶＤ法等により、全面
に、キャパシタ絶縁膜となる５ｉＪ４膜１０を５０〜１
００人厚程度形成し、更に、８００〜９００℃の水蒸気
雰囲気中で、約３０〜６０分間上記Ｓｉ、Ｎ４膜１０を
酸化し、ＳｉＪ、膜１０の耐圧を向上させるための酸化
膜１１をｌＯ〜２０人厚形成する。その後、上記酸化膜
ｌｌ上に、減圧ＣＶＤ法により、第３ポリシリコン膜１
２を２０００〜３０００人厚形成し、この第３ポリシリ
コン膜１２に、ｐｏｃＢをソースとする熱拡散により、
燐を４×１０ｔ０〜６Ｘ１０”ａｍ−”の濃度にドーピ
ングする（第１図ｄ） しかる後、ホトリソグラフィ技術及びドライエツチング
技術を用いて、上記第３ポリシリコン膜１２をバターニ
ングし、上記蓄積電極を被うセルプレート電極とし、Ｄ
ＲＡＭメモリセルのキャパシタが形成される。しかる後
、常圧ＣＶＤ法により、全面に、ＢＰＳＧ等から成る第
２の眉間絶縁膜１３を６０００〜８０００人厚程度堆積
した後、９００℃程度の熱処理を施すことにより、上記
第２の眉間絶縁膜１３を平滑化する。そして、ｎ゛拡散
層５ｂの部分上の第２の眉間絶縁膜１３をエツチング除
去し、コンタクトホール１４を開孔する。その後、スパ
ッタ法により、全面に、＾！膜１５を約１００００ 人
厚堆積し、これをパターニングしてビット線とする。更
に、このビット線の表面に、保護膜（図示略す）を被着
し、ＤＲＡＭメモリセルが完成する（第１図ｅ）ｅ 〔発明の効果〕 以上説明したように本発明によれば、ポリシリコン膜の
表面に凹凸を形成するので、ポリシリコン膜の実効的な
表面積が増大し、ストレージキャパシタの容量が増大す
る。従って、より高集積度なメモリセルが得られる等の
効果により上述した課題を解決し得る。
第１図は本発明方法の実施例における工程断面図、第２
図は従来メモリセルの断面図である。 ｌ・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ワード線、５ａ、５ｂ
・・・ｎ゛拡散層、６・・・シリコン酸化膜、７・・・
コンタクトホール、８・・・−５ｉｘ膜、９・・・第２
ポリシリコン膜、１０・・・ＳｉＪｇ膜、１１・・・酸
化膜、１２・・・第３ポリシリコン膜。 λζ９−９月方３七０工程図 第１図 イ減〕政×８リセルの断面図 第２図
図は従来メモリセルの断面図である。 ｌ・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・ワード線、５ａ、５ｂ
・・・ｎ゛拡散層、６・・・シリコン酸化膜、７・・・
コンタクトホール、８・・・−５ｉｘ膜、９・・・第２
ポリシリコン膜、１０・・・ＳｉＪｇ膜、１１・・・酸
化膜、１２・・・第３ポリシリコン膜。 λζ９−９月方３七０工程図 第１図 イ減〕政×８リセルの断面図 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された選択用ＭＯＳトランジスタ及
び素子分離領域上に、ストレージキャパシタを積層した
スタック型メモリセルを有する半導体記憶装置の製造方
法において、 上記ＭＯＳトランジスタ上及び上記素子分離領域上に、
層間絶縁膜を介して高融点金属シリサイド膜を形成する
工程と、 上記高融点金属シリサイド膜上に、高燐濃度のポリシリ
コン膜を形成する工程と、 上記ポリシリコン膜を、加熱した燐酸液でエッチングし
、上記ポリシリコン膜の表面に凹凸を形成する工程とを
含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277049A JPH03139882A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277049A JPH03139882A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139882A true JPH03139882A (ja) | 1991-06-14 |
Family
ID=17578075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277049A Pending JPH03139882A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139882A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163853A (ja) * | 1992-02-28 | 1994-06-10 | Samsung Electron Co Ltd | 半導体装置のキャパシタ製造方法 |
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| KR100227174B1 (ko) * | 1996-02-21 | 1999-10-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 메모리 디바이스 및 이의 제조 방법 |
-
1989
- 1989-10-26 JP JP1277049A patent/JPH03139882A/ja active Pending
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