JPH07193154A - 半導体集積デバイス - Google Patents

半導体集積デバイス

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JPH07193154A
JPH07193154A JP6183254A JP18325494A JPH07193154A JP H07193154 A JPH07193154 A JP H07193154A JP 6183254 A JP6183254 A JP 6183254A JP 18325494 A JP18325494 A JP 18325494A JP H07193154 A JPH07193154 A JP H07193154A
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JP
Japan
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region
mosfet
transistor
type
semiconductor integrated
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JP6183254A
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English (en)
Inventor
Sergio Palara
パララ セルジオ
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/401—Combinations of FETs or IGBTs with BJTs

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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 縦型ＮＰＮバイポーラ（Ｔ２）とＮチャンネ
ルＭＯＳＦＥＴ（Ｔ３）対を半導体物質チップ上に集積
した半導体集積デバイスの提供を目的とする。 【構成】 ベース（１３）とエミッタ（１４）の埋設領
域を有するバイポーラ（Ｔ２）と、その埋設領域で境界
づけられる絶縁領域（１６）で形成され深いベース接触
領域（１５）により絶縁されるＭＯＳＦＥＴ（Ｔ３）
と、からなり、特に大電流時に付加領域（１７）が絶縁
領域（１６）のチップ内側前面からＭＯＳＦＥＴ（Ｔ
３）の回りに伸びて構成され、デバイスの性能を向上す
る。一実施例は、ＭＯＳＦＥＴ（Ｔ１）のドレーンはバ
イポーラ（Ｔ２）のコレクタ（Ｃ）と共通端子をもち、
ソース端子はバイポーラ（Ｔ２）のベースと接続され、
ゲート電極はエミッタ切り換え構成のＭＯＳＦＥＴ（Ｔ
３）のゲート電極へ接続されるよう集積して構成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、モノリシック半導体集
積デバイスに関し、特にエミッタ切り換え構成をバイポ
ーラ形とＭＯＳ形の共に縦型導電式トタランジスタに結
合して形成する半導体集積デバイスに関する。
【０００２】
【従来の技術】周知のように、エミッタスイッチ構成
は、通常、高電圧の電力トランジスタである縦型バイポ
ーラトランジスタとバイポーラトランジスタのエミッタ
に直列な電子スイッチとからなる。好適には、電子スイ
ッチはバイポーラトランジスタのエミッタ端子に低電圧
のＭＯＳＦＥＴ電力トランジスタがドレイン端子で接続
される。電子スイッチを「切る」ことはバイポーラトラ
ンジスタを極度に高速でカットオフさせ、このことから
このような構成は、バイポーラトランジスタを高速なレ
ートで導電性と非導電性の状態間に切り換える応用に有
利に使用される。
【０００３】図１は、従来技術による半導体集積デバイ
スの構成を示す断面図である。上述した構成におけるバ
イポーラ電力トランジスタとＭＯＳＦＥＴトランジスタ
を含むデバイスの集積回路の構成は、SGS-THOMSON MICR
OELECTRONICS社により１９８８年１２月１６日出願され
た欧州特許出願第88202899.6号に開示されている。この
構成はこの出願の明細書に添付された図面の図１に簡略
的に示され、半導体物質、例えばＮ形の不純物の高濃度
を有するＮ形単結晶シリコンのチップの基板１０上に形
成される。（本図において、Ｎ形とＰ形の不純物濃度は
文字ＮとＰに記号「−」または「＋」を付加して一般的
に識別され、記号「−」または「＋」が付加されない文
字ＮとＰは中間値の濃度を示すことに注意を要する。）
【０００４】基板１０上にＮ- 形とＮ+ 形の２つのエピ
タキシャル層１１と１２がそれぞれ形成される。Ｎ- 形
エピタキシャル層１１と基板１０は、共にバイポーラト
ランジスタのコレクタ領域を含む。金属層２８が、この
基板の自由な（使用されていない）表面上に加えられ、
コレクタ端子Ｃを形成する。
【０００５】参照番号１３で示される一つのＰ- 形ベー
ス埋設領域がＮ- 形とＮ+ 形のエピタキシャル層１１と
１２間に形成され、それゆえ一般に埋設領域と称され、
バイポーラトランジスタのベース領域を形成する。一つ
のＰ+ 形絶縁領域かつ深いベース接触領域１５がチップ
の前面、すなわちコレクタ端子Ｃの反対表面からＰ-形
ベース埋設領域１３の端部へ伸び、参照番号１６で示さ
れるＮ形絶縁領域を密閉する。高い不純物濃度を有する
Ｎ形、かつそれと共に接合部を形成するＰ- 形ベース埋
設領域１３上に設けられる第二Ｎ形エミッタ埋設領域１
４は、トランジスタのエミッタ領域を構成する。
【０００６】１つのＰ形領域２５は、ＭＯＳＦＥＴトラ
ンジスタのボディ（主要）領域を構成し、トランジスタ
のチャンネルを含むＮ形絶縁領域１６内に伸びる。ボデ
ィ領域２５内に形成される領域２６は、ＭＯＳＦＥＴト
ランジスタのソース領域を構成する。チャンネル上に載
せられ、そのチップ表面から絶縁される１つの導電物質
の小片２２は、Ｇで示される端子でもあり装置のゲート
電極を構成する。
【０００７】導電性表面接触小片４と５は、ソース領域
２６と絶縁領域１５上にそれぞれ形成され、ＭＯＳＦＥ
Ｔトランジスタのソース端子Ｓおよびバイポーラトラン
ジスタのベース端子Ｂをそれぞれ設ける。ＭＯＳＦＥＴ
のドレーン領域は、Ｎ形エミッタ埋設領域１４とボディ
領域２５間に含まれるＮ層１２の部分により提供され、
外部電極に接続されない。
【０００８】上述した構成は、２つのトランジスタの重
なった配置により極めて小形に形成できる。しかしなが
らこの有用な特徴はこれまで利用されなかったことが判
った。何故ならばＭＯＳＦＥＴトランジスタのボディ領
域２５の深いベース接触領域（絶縁領域）１５への距離
が所定の制限値以下になるので、半導体集積デバイスの
性能が許容範囲外となるまで急速に悪化するからであ
る。特にこのような場合、バイポーラトランジスタのゲ
インはコレクタ電流の増加に連れて強烈に減少すること
が観察された。
【０００９】
【発明が解決しようとする課題】さらに応用の観点から
すると、これまで記した装置は２つのトランジスタ用に
分離した駆動回路を必要とする。何故ならば、よく認識
されているように、バイポーラトランジスタは電流駆動
されねばならず、一方ＭＯＳＦＥＴトランジスタは電圧
駆動されねばならない。このことはまた、２つのトラン
ジスタからの制御信号が例えば電源切り換え時における
ような同一徴候に伴って同時に発生しなければならない
ような応用においても同様である。
【００１０】本発明は上記問題点に鑑み、従来技術の半
導体集積デバイスに伴われる構造的制限を何等もたない
半導体集積デバイスを提供することを第１目的とする。
本発明の第２目的は、２つのトランジスタへ同一徴候に
伴って同時命令を提供する応用に有利に使用できる小形
な半導体集積デバイスを提供することにある。
【００１１】
【課題を解決するための手段と作用】前記第１目的を達
成する本発明の半導体集積デバイスは、チップの前面か
らＮ形絶縁領域の内部へ伸び、ＭＯＳＦＥＴトランジス
タのボディ領域を囲むＮ+ 領域を上述の従来技術による
構成に付加して構成することにより達成される。
【００１２】前記第２目的を達成する本発明の半導体集
積デバイスは、半導体物質のチップに集積化され、バイ
ポーラトランジスタのコレクタやベースの端子にそれぞ
れ接続されるソースやドレーン端子と、エミッタ切り換
え構成におけるＭＯＳＦＥＴ駆動トランジスタのゲート
電極に結合されるゲート電極と、を有するＭＯＳＦＥＴ
駆動トランジスタとして構成される。本発明によれば、
ベースとエミッタの埋設領域を有するバイポーラトラン
ジスタと、その埋設領域で境界づけられる絶縁領域で形
成され深いベース接触領域により絶縁されるＭＯＳＦＥ
Ｔトランジスタと、からなり、特に大電流時に付加領域
が前記絶縁領域のチップ内側前面からＭＯＳＦＥＴトラ
ンジスタの回りに伸びて構成されるので、デバイスの性
能を向上する。
【００１３】
【実施例】以下添付図面を参照しつつ本発明の実施例を
説明するが、本発明は以下の実施例に限定されるもので
はない。図２は本発明の一実施例による半導体集積デバ
イスの構成を示す断面図である。図１に類似または対応
する部分は、同一の参照番号または記号で示す。本発明
のデバイスの構成は、Ｎ形の不純物で密にドープ処理し
た単結晶シリコンの基板１０で始まるＮ形の半導体物質
のチップ上に形成される。基板１０上にエピタキシャル
成長により形成されたＮ形導電性と同一形式を有する
が、不純物濃度が低い第１層が形成され、それゆえ図２
にＮ- にて示す。エピタキシャル層１１の表面上に移植
して形成されるＰ- 形領域は、比較的不純物濃度が低
い。Ｐ- 形領域以降に不純物濃度の高いＮ- 形領域が実
質的Ｐ- 形領域内に移植される。Ｎ形かつ第１層１１よ
り不純物濃度が高い第２層１２が第１層１１上にエピタ
キシャル成長により形成される。高温で実行されるこの
エピタキシャル成長の段階中、Ｐ形とＮ形の移植領域
は、本図の符号１３と１４でそれぞれ示す埋設領域を提
供するため、２つのエピタキシャル層に拡散することに
より拡張することが可能である。これらのＰ形とＮ形の
移植領域は、バイポーラトランジスタのベースとエミッ
タ領域をそれぞれ提供するため共に１つの接合部を形成
する。この第２エピタキシャル層１２において、通常用
いられるマスキングと拡散技術により、符号１５で示す
Ｐ+ 領域が形成され、第２エピタキシャル層１２を経由
して伸び、埋設領域１３で合流し、バイポーラトランジ
スタに対し絶縁された深い接触ベース領域を提供する。
【００１４】平面図において、埋設領域１３と１４は同
心上に配列された四角形と円で示され、各Ｐ+ 形絶縁領
域１５は四角形または円の枠で示され、従って第２エピ
タキシャル層１２の内側の境界部分は絶縁領域１３と１
４により底部で密閉され、それゆえ参照番号１６で示さ
れる互いに絶縁されるＮ形井戸を形成する。
【００１５】図２に種々の絶縁井戸１６により形成され
た区画式構造の部分が示される。基本バイポーラトラン
ジスタが各井戸に形成され、一方、井戸を境界づける各
絶縁領域１５から外側に基本ＭＯＳＦＥＴトランジスタ
が形成される。この形式の構成は本願出願人の欧州特許
出願第ＥＰ９３８３０２５５．１号の明細書に記載され
ている。しかしながら、本出願の発明の半導体集積デバ
イスが分離構成の個々のトランジスタで実現できること
は注目すべき点である。
【００１６】その結果として、高い不純物濃度を有する
Ｎ形付加領域１７は、１つの井戸１６の各内側に、同様
に四角形と円で形成される。例示において、厳密に要求
される訳ではないが、このようなＮ形付加領域１７はそ
れぞれのＮ形埋設領域１４まで伸びる。実際、Ｎ形付加
領域１７はＮ形埋設領域１４に合流することなく壁部１
６の内側に伸びることができる。この場合において、Ｎ
形付加領域１７は横道へ伸び、深い接触領域である絶縁
領域１５に到達する。
【００１７】井戸１６のＮ形付加領域１７により境界づ
けられた領域内に、参照番号２０で示される１つのＰ+
領域が形成され、ＭＯＳＦＥＴトランジスタの深いボデ
ィを構成する。参照番号２１で示される類似のＰ+ 形領
域は、この接触領域である絶縁領域１５の端部外側に沿
って形成され、同様に深いボディ領域を構成する。
【００１８】次に、誘電体物質の薄い層によりチップ表
面から絶縁された多結晶シリコン層が形成され、その多
結晶シリコン層から参照番号２２と２３で示されるＭＯ
ＳＦＥＴトランジスタのゲート電極が形成される。この
ような電極は電気的に互いに接続され、図中符号Ｇで示
される半導体集積デバイスの端子の１つである共通ゲー
ト端子に導かれる。
【００１９】次にＰ- 形領域２４と２５がボディ領域２
０や２１より低い不純物濃度で形成され、それぞれのボ
ディ領域２０、２１を横断して伸びるＭＯＳＦＥＴのボ
ディ部を構成する。Ｎ+ 領域２６と２７はボディ領域２
４と２５内に形成され、次にそれぞれのＭＯＳＦＥＴト
ランジスタのソース領域を構成する。
【００２０】その後、堆積、マスキングおよびエッチン
グ技術を用いて、シリコン二酸化物の層でコーティング
され、参照番号９で示されるチップの前面を横断して電
気的内部接続通路が形成される。特に参照番号４、５、
６で示される金属片が形成される。金属片４は、深いボ
ディ領域２０、２４およびソース領域２６の領域の中か
ら選択された表面領域に接触し、符号Ｓで示されるデバ
イス端子の１つに導かれるＭＯＳＦＥＴトランジスタの
１つソース端子を構成する。金属片５は、他のＭＯＳＦ
ＥＴトランジスタの深いボディ領域２１、２５およびソ
ース領域２７の領域の中から選択された表面領域に接触
し、金属片６は、付加領域１７に浅く接触する。最後に
説明した接触金属片６は、最も広い形態で本発明を実現
するために厳密に要求されるものではないが、後述する
特に有利な回路構成を提供するためには有用である。金
属片５は、ボディ領域とソース領域とに共に付加的に浅
く接触し、深い接触領域である絶縁領域１５を経由して
ベース埋設領域１３との接触を与えるのは明白である。
最後に、金属層２８がデバイスの共通コレクタとドレー
ン端子Ｃとを構成する基板１０の底の上に形成される。
【００２１】例示において、集積回路の構成は、参照番
号３０で示される不純物濃度の高いＮ形埋設領域であっ
て、ドレーン電流が最も大きいＮ形絶縁領域１６の外側
のＭＯＳＦＥＴトランジスタのドレーン領域内にある。
エピタキシャル層１１が成長する以前にＮ形埋設領域３
０が、中間エピタキシャル層を形成し、ドレーン領域が
形成される所にＮ形の不純物を植え込むことにより形成
される。エピタキシャル層１１と１２が形成される熱処
理の過程において、埋設された不純物は、Ｎ形埋設領域
３０を形成するため中間エピタキシャル層と第１エピタ
キシャル層１１へ両方を拡散する。Ｎ形埋設領域３０が
低い導電性ドレーン領域の部分用に高い導電性物質を代
用するために、ＭＯＳＦＥＴトランジスタのドレーンと
ソース間の抵抗は減少する。
【００２２】これまで説明してきた集積回路の構成は、
図３に示される等価電子回路により代表される半導体集
積デバイスを構成する。図３中、Ｔ２で示されるのはＮ
ＰＮ形のバイポーラトランジスタであり、Ｔ１とＴ３で
示されるのは２つのＮチャンネルＭＯＳＦＥＴトランジ
スタである。
【００２３】トランジスタＴ３とＴ２はエミッタ切り換
え構成で互いに接続され、Ｔ１はダーリントン形構成で
Ｔ２に接続され、そのＴ１は駆動段階を形成し、エミッ
タ切り換え構成におけるトランジスタＴ３のゲート電極
へ接続されるゲート電極を有する。Ｔ１のゲート電極、
Ｔ２のコレクタ、およびＴ３のソースは、それぞれＧ、
Ｃ、およびＳで示され、集積化された半導体デバイスの
端子を構成する。
【００２４】図２から理解されるように、Ｔ２のエミッ
タとベース領域は、参照番号１３と１４でそれぞれ示し
た領域により形成され、Ｔ２のコレクタ領域は、本質的
にエピタキシャル層１１とベース埋設領域１３に横たわ
る基板１０との領域により形成される。Ｔ３のソース領
域は参照番号２６で示されるＮ+ 形領域からなる。Ｎ +
形領域は、デバイスの端子Ｓに接続される金属片４によ
り、ボディ領域２４と深いボディ領域２０とに軽く接続
される。Ｔ３のドレーン領域は、深いボディ領域２０と
Ｎ形エミッタ埋設領域１４の境界に横たわるエピタキシ
ャル層１２の領域からなる。Ｔ１のソース領域は、深い
ボディ領域２１と深い接触領域である絶縁領域１５とに
金属片５により軽く接続されるＮ+ 領域２７からなる。
Ｔ１のドレーン領域は、Ｎ形埋設領域３０と、ボディ領
域２５や深いボディ領域２１に横たわるエピタキシャル
層１２および１１の領域と、そこに横たわる基板１０
と、からなる。Ｔ２の共通コレクタ端子とＴ１のドレー
ン端子は、デバイスの端子Ｃを構成し、ＭＯＳＦＥＴト
ランジスタＴ３およびＴ１のゲート電極２２と２３は、
それぞれ共に接合して半導体デバイスの端子Ｇを形成す
る。
【００２５】以上説明したデバイスにより本発明の目的
は十分に達成される。特に、バイポーラトランジスタＴ
２のゲインは、大電流時であっても実質的に一定に保つ
ことができる。このことはボディ領域２４と他の場合な
らＴ２のベースから電流を引き出す絶縁領域１５との間
の寄生成分の形成を妨げる付加Ｎ+ 領域１７に帰するこ
とが確信される。さらにＭＯＳＦＥＴトランジスタＴ１
は、エミッタ切り換え構成の２つのトランジスタ（電子
コンポーネント）Ｔ２とＴ３の単一端子Ｇを介して同時
電圧制御が可能である。
【００２６】図示した実施例において、さらにＴ１とＴ
２は、前述した欧州特許出願に教示されるように構成さ
れ、内部接続され、ダーリントン接続式のデバイスを提
供し、駆動段階の直列抵抗は極めて低い。結果として三
端子デバイスは、結果的に極めて小形であり大電流時で
あっても実質的に一定ゲインを有し、急速な切り換えに
比較的大電流が要求される応用に有利である。
【００２７】図３は図２に示す半導体集積デバイスの等
価回路図である。デバイスのスイッチ切り換え速度をさ
らに改善するために、公知の種々な配置が提供できる。
図４において、図３に示されるコンポーネントと同様な
コンポーネントは同一の参照番号および記号で示す。上
述した構成は、同一シリコンチップ上の公知の技術を用
いて集積化できる数個のコンポーネントを付加したもの
である。特にトランジスタＴ３のソース端子と図４と図
２の両方に記号Ａで示したＴ２のベース接触部との間で
接続されるゼナーダイオードＺと、Ｔ２のベースとＴ３
のソース間の抵抗器Ｒ１、およびＴ２のベースとＴ２の
エミッタ間の抵抗器Ｒ２とがある。金属層６の使用は、
十分に理解できる。事実、Ｔ２のエミッタ、すなわち付
加領域１７を経由する抵抗器Ｒ１とＲ２へのＮ+ 形エミ
ッタ埋設領域１４と接続する機能を有する。Ｄ１とＤ２
で示す２つのダイオードがまた図４に示され、この種の
ＭＯＳＦＥＴトランジスタ構成の固有性からこれらはＭ
ＯＳＦＥＴトランジスタのＴ１のソースと、Ｔ３のドレ
ーンの端子間に接続される。２つのダイオードの回路記
号はまた、それぞれアノードとカソードを形成する領域
の好都合の位置に図２に示される。
【００２８】図４は図２に示す等価回路に図２に示さな
い電子コンポーネントを付加した等価回路図であり、図
５は本発明の他の実施例による半導体集積デバイスの構
成を示す断面図であり、図６は図５に示す等価回路に図
５に示さない電子コンポーネントを付加した等価回路図
である。
【００２９】さらに高速の応用に適合するデバイスが図
５に示され、その等価回路が図６に示される。このデバ
イスは、１つはバイポーラトランジスタであり、他の１
つはＭＯＳＦＥＴである第１と第２のトランジスタ対を
含み、これらはエミッタ切り換え構成に共に接続され、
図２と図４に示されたトランジスタ対と極めて類似して
おり、さらにこのデバイスは、図２と図４のＭＯＳＦＥ
Ｔ駆動トランジスタと全く類似なＭＯＳＦＥＴ駆動トラ
ンジスタを含む。図６に示される第１と第２の対のコン
ポーネントは、図４に示されたそれぞれのコンポーネン
トと同一の参照番号と記号の語尾に１と２を付加して示
される。図４におけるこれらの等価コンポーネントは図
６において同一の参照番号と記号で示される。図５に示
されるのは、それぞれのコレクタやドレーン領域でのみ
現れるトランジスタ用の参照番号と、図６で使用された
参照番号にさらに数個加えて示される参照記号である。
【００３０】２つのエミッタ切り換え構成は共にカスケ
ード接続される。特に、２つのバイポーラトランジスタ
Ｔ２１とＴ２２のコレクタ端子は、基板の表面を横断し
て伸び、デバイスの端子Ｃ’を形成する同一金属層と、
第１対において第２対におけるバイポーラトランジスタ
Ｔ２２のベース端子に接続されるＴ３１で示されるＭＯ
ＳＦＥＴトランジスタのソース端子Ｓ１と、からなる。
Ｔ３２で示されるＭＯＳＦＥＴトランジスタのソース端
子Ｓ２は、第２対においてまたデバイスのＳ’で示され
る端子を形成する。ＭＯＳＦＥＴ駆動トランジスタＴ
１’は、両方の対におけるバイポーラトランジスタＴ２
１とＴ２２の共通コレクタ端子へ接続されるドレーン端
子を有する。ＭＯＳＦＥＴ駆動トランジスタＴ１’のソ
ース端子Ａ’は第１対におけるバイポーラトランジスタ
Ｔ２１のベース端子に接続され、デバイスのＧ’で示さ
れる第３端子同様に、そのゲート電極は両方の対におけ
るＭＯＳＦＥＴトランジスタＴ３１とＴ３２のゲート電
極へ接続される。図６に示す種々のコンポーネントは、
図２の前述の説明と記された参照記号とにより、図５に
おいて容易に識別できる。
【００３１】本発明の２つの実施例についてこれまで説
明してきたが、種々の変更や修正が本発明の思想の範囲
内で可能なことは言うまでもない。例えば、デバイス駆
動トランジスタは、前述のように縦形導電式ＭＯＳＦＥ
Ｔトランジスタとして形成されるより、横形導電式ＭＯ
ＳＦＥＴトランジスタとして同一チップ上に形成でき、
または駆動トランジスタは半導体集積デバイスに含むこ
とはできず、この場合、半導体集積デバイスは前述した
ようにバイポーラトランジスタとＭＯＳＦＥＴトランジ
スタをエミッタ切り換え構成において含むのみであり、
この半導体集積デバイスは、４つの端子、すなわちバイ
ポーラトランジスタの共通コレクタ端子、ＭＯＳＦＥＴ
トランジスタのドレーン端子、バイポーラトランジスタ
のベース端子、およびＭＯＳＦＥＴトランジスタのソー
スやゲート端子、を有する。
【００３２】
【発明の効果】以上説明したように、本発明によれば構
造的制限を何等もたない半導体集積デバイスを提供する
ことができる。また、対をなすＭＯＳＦＥＴとバイポー
ラの２つのトランジスタへ同一徴候に伴って同時命令を
提供する応用に有利に使用できる小形な半導体集積デバ
イスを提供することができる。
【図面の簡単な説明】
【図１】従来技術による半導体集積デバイスの構成を示
す断面図である。
【図２】本発明の一実施例による半導体集積デバイスの
構成を示す断面図である。
【図３】図２に示す半導体集積デバイスの等価回路図で
ある。
【図４】図２に示す等価回路に電子コンポーネントを付
加した等価回路図である。
【図５】本発明の他の実施例による半導体集積デバイス
の構成を示す断面図である。
【図６】図５に示す等価回路に電子コンポーネントを付
加した等価回路図である。
【符号の説明】
４、５…導電手段（接触金属片） ６…金属層 １０…基板 １１…Ｎ- 形エピタキシャル層（第一層） １２…Ｎ（Ｎ+ ）形エピタキシャル層（第二層） １３…Ｐ- 形ベース埋設領域 １４、３０…Ｎ+ 形エミッタ埋設領域 １５…Ｐ+ 形絶縁領域（ベース接触領域） １６…Ｎ形絶縁領域（絶縁井戸） １７…Ｎ+ 形付加領域 ２０、２１…Ｐ+ 形ボディ領域 ２２、２３…ゲート電極 ２４、２５…Ｐ形ボディ領域 ２６、２７…Ｎ+ 形ソース領域 ２８…金属層 Ａ、Ａ’、Ｂ…ベース端子 Ｃ、Ｃ’…コレクタ端子 Ｓ、Ｓ１…ソース端子 Ｇ、Ｇ’、Ｇ１…ゲート電極 Ｔ１、Ｔ１’、Ｔ３１、Ｔ３２…ＭＯＳＦＥＴ形駆動ト
ランジスタ Ｔ２、Ｔ２１、Ｔ２２…バイポーラ形トランジスタ Ｔ３…ＭＯＳＦＥＴ形トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/78 Ｈ０１Ｌ 29/72 29/78 ３２１ Ｓ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 エミッタ切り換え構成に接続され、半導
    体物質のチップ上に集積化される少なくともバイポーラ
    トランジスタとＭＯＳＦＥＴトランジスタとの一対を含
    む半導体集積デバイスであって、前記半導体集積デバイ
    スが、 不純物濃度の高いＮ形の基板（１０）と、 前記基板（１０）上に横たわり、前記基板より低い不純
    物濃度を有するＮ形の少なくとも１つのエピタキシャル
    層（１１、１２）と、を備え、 前記エピタキシャル層（１１、１２）と前記基板（１
    ０）は前記一対をなすバイポーラトランジスタ（Ｔ２）
    のコレクタ領域を含み、 前記半導体集積デバイスがさらに、 前記エピタキシャル層（１１、１２）から前記基板（１
    ０）の反対表面を横断して伸び、前記バイポーラトラン
    ジスタ（Ｔ２）のコレクタ端子（Ｃ）を構成する金属層
    （２８）と、 Ｎ形の前記エピタキシャル層（１１、１２）に埋設さ
    れ、前記一対をなすバイポーラトランジスタ（Ｔ２）の
    ベース領域を含む不純物濃度の低いＰ- 形埋設領域（１
    ３）と、 高い不純物濃度を有し、前記チップの前面すなわち前記
    チップに対する前記コレクタ端子（Ｃ）の反対面から、
    前記Ｐ- 形埋設領域（１３）の端部まで伸び、それによ
    り前記対をなす前記ＭＯＳＦＥＴトランジスタ（Ｔ３）
    の前記ドレーン領域を含む前記Ｎ形絶縁領域（１６）を
    内側に境界づける前記Ｐ+ 形絶縁領域（１５）と、 前記対をなす前記バイポーラトランジスタのベース端子
    （Ｂ）を含む前記Ｐ+形絶縁領域（１５）上に実質的に
    接触する導電手段（５）と、 前記Ｐ- ベース埋設領域（１３）と接合部を形成し前記
    対をなす前記バイポーラトランジスタ（Ｔ２）のエミッ
    タ領域を含む高不純物濃度を有するＮ形エミッタ埋設領
    域（１４）と、 前記Ｎ形絶縁領域（１６）のチップ内部の前面から伸
    び、前記対をなす前記ＭＯＳＦＥＴトランジスタ（Ｔ
    ３）のチャンネルを含む前記Ｐ形ボディ領域（２０、２
    ４）と、 前記ＭＯＳＦＥＴトランジスタ（Ｔ３）のチャンネルを
    含む前記Ｐ形ボディ領域（２０、２４）内の前記チップ
    の前面から伸び、前記対をなす前記ＭＯＳＦＥＴトラン
    ジスタ（Ｔ３）のソース領域を含む高い不純物濃度を有
    するＮ形ソース領域（２６）と、 前記ＭＯＳＦＥＴトランジスタの前記ソース端子（Ｓ）
    を含む前記ソース領域（２６）上に実質的に接触する導
    電手段（４）と、 絶縁物の層によりチップの前面から絶縁され、前記ＭＯ
    ＳＦＥＴトランジスタのゲート電極（Ｇ）を含む前記チ
    ャンネル上に横たわる導電物質片であるゲート電極（２
    ２）と、を備え、 前記半導体集積デバイスが、 高い不純物濃度を含み、前記Ｎ形絶縁領域（１６）の前
    記チップ内部の前面から伸び、前記チャンネルを含む前
    記Ｐ形ボディ領域（２０、２４）を囲むＮ形付加領域
    （１７）を、備えることを特徴とする半導体集積デバイ
    ス。
  2. 【請求項２】 前記Ｎ形付加領域（１７）が、前記Ｎ形
    エミッタ埋設領域（１４）まで伸びる請求項１に記載の
    半導体集積デバイス。
  3. 【請求項３】 前記一対をなす前記バイポーラトランジ
    スタのコレクタ端子（Ｃ）とベース端子（Ｂ）、および
    エミッタ切り換え構成における前記ＭＯＳＦＥＴトラン
    ジスタのソース端子（Ｓ）とゲート電極（Ｇ）が、前記
    半導体集積デバイスの端子を形成する請求項１または２
    に記載の半導体集積デバイス。
  4. 【請求項４】 前記半導体集積デバイスが、 半導体物質のチップ上に集積され、前記バイポーラトラ
    ンジスタ（Ｔ２）のコレクタ端子（Ｃ）へ接続されるド
    レーン端子を有するＭＯＳＦＥＴ駆動トランジスタ（Ｔ
    １）を備え、 前記ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１）のソース端
    子（Ｓ）は前記バイポーラトランジスタ（Ｔ２）の前記
    ベース端子へ接続され、前記ＭＯＳＦＥＴ駆動トランジ
    スタ（Ｔ１）のゲート電極（Ｇ）は前記エミッタ切り換
    え構成における前記ＭＯＳＦＥＴトランジスタ（Ｔ３）
    のゲート電極へ接続され、 前記半導体集積デバイスがさらに、 前記半導体集積デバイスの端子を形成する、前記バイポ
    ーラトランジスタ（Ｔ２）の前記コレクタ端子（Ｃ）
    と、前記一対をなす前記ＭＯＳＦＥＴトランジスタ（Ｔ
    ３）のソース端子（Ｓ）と、前記ゲート電極（Ｇ）と、
    を備える請求項１または２に記載の半導体集積デバイ
    ス。
  5. 【請求項５】 前記半導体集積デバイスが、 前記ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１）のチャンネ
    ルを含み、前記Ｐ+ 形絶縁領域（１５）の外側端部へ近
    接する前記Ｎ形エピタキシャル層（１２）における前記
    チップの前面から伸びる前記Ｐ形外側ボディ領域（２
    １、２５）と、 高不純物濃度を有し、前記Ｐ形外側ボディ領域（２１、
    ２５）における前記チップの前面から伸び、前記ＭＯＳ
    ＦＥＴ駆動トランジスタ（Ｔ１）のソース領域を含む前
    記Ｎ形ソース領域（２７）と、 絶縁物の層により前記チップの前面から絶縁され、前記
    ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１）のゲート電極を
    含み、前記ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１）のチ
    ャンネルに横たわる導電物質片であるゲート電極（２
    ３）と、 前記基板（１０）と前記Ｐ形外側ボディ領域（２１、２
    ５）により境界づけられ、前記ＭＯＳＦＥＴ駆動トラン
    ジスタ（Ｔ１）のドレーン領域を前記基板（１０）と共
    に形成する前記基板に横たわる前記Ｎ形エピタキシャル
    層（１１、１２）の部分である領域と、 前記２つのＭＯＳＦＥＴトランジスタのゲート電極（２
    ２、２３）間に内部接続される導電手段と、を備える請
    求項４に記載の半導体集積デバイス。
  6. 【請求項６】 前記半導体集積デバイスが、前記ＭＯＳ
    ＦＥＴ駆動トランジスタ（Ｔ１）のドレーン領域を形成
    する前記Ｎ形エピタキシャル層（１１、１２）の部分で
    ある領域内に、高不純物を有する前記Ｎ形埋設領域を備
    える請求項５に記載の半導体集積デバイス。
  7. 【請求項７】 前記半導体集積デバイスが、 エミッタ切り換え構成におけるバイポーラトランジスタ
    （Ｔ２１、Ｔ２２）と、ＭＯＳＦＥＴトランジスタ（Ｔ
    ３１、Ｔ３２）とを第１対と第２対とするトランジスタ
    の２つの対を備え、 両方の対における前記バイポーラトランジスタのコレク
    タ端子が、前記基板（１０）の表面上を伸びる同一金属
    層を形成し、 前記第１対の前記ＭＯＳＦＥＴトランジスタ（Ｔ３１）
    のソース端子（Ｓ１）は前記第２対の前記バイポーラト
    ランジスタ（Ｔ２２）のベース端子へ接続され、 前記半導体集積デバイスがさらに、 前記半導体物質のチップ上に集積され、前記両方の対の
    バイポーラトランジスタのコレクタ端子（Ｃ’）に接続
    されるドレーン端子を有するＭＯＳＦＥＴ駆動トランジ
    スタ（Ｔ１’）を備え、 前記ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）のソース
    端子は前記第一対をなすバイポーラトランジスタ（Ｔ２
    １）のベース端子（Ａ’）へ接続され、 前記ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）のゲート
    電極（Ｇ’）は両方の対におけるＭＯＳＦＥＴトランジ
    スタのゲート電極（Ｇ’）へ接続され、 前記半導体集積デバイスがさらに、 両方の対におけるバイポーラトランジスタの共通コレク
    タ端子（Ｃ’）と、 前記第２対におけるＭＯＳＦＥＴトランジスタ（Ｔ３
    ２）のソース端子（Ｓ２）と、 前記半導体集積デバイスの端子を形成するＭＯＳＦＥＴ
    の共通ゲート電極（Ｇ１）と、を備える請求項１に記載
    の半導体集積デバイス。
  8. 【請求項８】 前記半導体集積デバイスが、 ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）のチャンネル
    を含み、第１対におけるバイポーラトランジスタ（Ｔ２
    １）のベース埋設領域（１３）の範囲内に伸びる絶縁領
    域（１５）の外側端部に近接するＮ形エピタキシャル層
    （１２）内のチップの前面から伸びるＰ形外側ボディ領
    域（２１、２５）と、 高濃度の不純物を含み、前記Ｐ形外側ボディ領域（２
    １、２５）における前記チップの前面から伸び、ＭＯＳ
    ＦＥＴ駆動トランジスタ（Ｔ１’）のソース領域を含む
    Ｎ形ソース領域（２７）と、 ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）のチャンネル
    に横たわり、絶縁物の層によりチップの前面から絶縁さ
    れ、ＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）のゲート
    電極を含む導電物質片のゲート電極（２３）と、 前記基板（１０）と前記Ｐ形外側ボディ領域（２１、２
    ５）により境界づけられ、前記ＭＯＳＦＥＴ駆動トラン
    ジスタ（Ｔ１’）のドレーン領域を前記基板（１０）と
    共に形成する前記基板に横たわる前記Ｎ形エピタキシャ
    ル層（１１、１２）の部分である領域と、 両方の対のＭＯＳＦＥＴ駆動トランジスタ（Ｔ１’）の
    ゲート電極とＭＯＳＦＥＴトランジスタ（Ｔ３１、Ｔ３
    ２）の共通ゲート電極間を内部接続する導電手段と、を
    備える請求項７に記載の半導体集積デバイス。
JP6183254A 1993-09-17 1994-08-04 半導体集積デバイス Pending JPH07193154A (ja)

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