JPH07193166A - 半田バンプ付き半導体装置及びその製造方法 - Google Patents

半田バンプ付き半導体装置及びその製造方法

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JPH07193166A
JPH07193166A JP6055806A JP5580694A JPH07193166A JP H07193166 A JPH07193166 A JP H07193166A JP 6055806 A JP6055806 A JP 6055806A JP 5580694 A JP5580694 A JP 5580694A JP H07193166 A JPH07193166 A JP H07193166A
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semiconductor device
pad electrode
gold
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精一 三村
Katsuji Komatsu
勝次 小松
Yoshio Iinuma
芳夫 飯沼
Shingo Ichikawa
新吾 市川
Hiroyuki Kaneko
博幸 金子
Kazuhiko Terajima
寺嶋　　一彦
Taichi Miyazaki
太一 宮崎
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Abstract

(57)【要約】 【目的】 半田バンプ付き半導体装置の信頼性の向上。 【構成】 銅箔張りの樹脂基板１の上下両面及びスルー
ホール２内に銅メッキ層３を施し、上下面にドライフイ
ルム４をラミネートした後、ニッケルメッキ層１５を形
成し、更にフラッシュ金メッキ層１６を形成する第１メ
ッキ工程で３層の下地メッキ層を形成する。次に下面側
をマスクドライフィルム２１で被覆し、上面側にＩＣチ
ップ９を搭載するダイパターン５及びボンディングワイ
ヤ１０の接続電極６に金メッキ層１８を形成する第２メ
ッキ工程を行った後、前記マスクドライフィルム２１を
剥離して回路基板２２が完成する。パット電極７に形成
された金属メッキ層は前記３層の下地メッキ層であり、
該下地メッキ層に半田バンプ１２を形成して、半田バン
プ付き半導体装置を製造する。 【効果】 半田バンプは熱履歴に対して金属間化合物を
作らず密着力向上。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の電極形成に
関するもので、更に詳しくは半田バンプ付き半導体装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＩＣチップの高密度実装に伴い、
多数の電極を有する樹脂基板を用いた半導体装置が開発
されている。その代表的なものとしては、ＰＧＡ（ピン
グリッドアレイ）がある。ＰＧＡは回路基板の一方の面
にＩＣチップを搭載して樹脂で封止し、他方の面にはＩ
Ｃチップと接続した複数のピンを配置した構造をしてい
る。ＰＧＡはマザーボードに対して着脱可能であるとい
う利点があるものの、ピンがあるので大型となり小型化
が難しいという問題があった。
【０００３】そこで、このＰＧＡに代わる小型の樹脂封
止半導体装置として、ＢＧＡ（ボールグリッドアレイ）
が開発されている。一般的なＢＧＡの構造を図に基づい
て説明する。
【０００４】図１０は従来のＢＧＡの製造工程を示す断
面図である。図１０（ａ）において、１は略四角形で板
厚が０．２ｍｍ程度のガラスエポキシ樹脂等よりなる上
下両面に厚さ１８μｍ程度の銅箔張りした樹脂基板で、
該樹脂基板１には複数のスルーホール２が切削ドリル等
の手段により加工される。前記スルーホール２の壁面を
含む基板面を洗浄した後、前記樹脂基板１の全表面に無
電解メッキ及び電解メッキにより銅メッキ層３を形成す
る。該銅メッキ層３は前記スルーホール２内まで施され
る。
【０００５】更に、メッキレジストをラミネートし、露
光現像してパターンマスクを形成した後、通常の回路基
板エッチング液であるＣｕＣｌ2 ＋Ｈ2 Ｏ2 を用いてパ
ターンエッチングを行うことにより、少なくともＩＣチ
ップ、ボンディングワイヤ及び半田バンプの各接続部を
除くようにアクリル系のドライフイルム４を形成する。
図１０（ｂ）はドライフイルムラミネート工程であり、
前記樹脂基板１の上面側にはＩＣチップのダイパターン
５及びワイヤーポンディング用の接続電極６を露出させ
る開口部を形成し、下面側には半田バンプを形成するパ
ット電極７を露出させる開口部を形成する。尚、前記接
続電極６とパット電極７は前記スルーホール２を介して
接続されている。
【０００６】次に、図１０（ｃ）において、前記樹脂基
板１の上下両面に形成されたドライフィルム４の開口部
に露出している電極の銅メッキ層３の表面に、２〜５μ
ｍ程度のＮｉメッキ層を施し、更にＮｉメッキ層の上に
ボンディングワイヤと導通性の優れた０．５μｍ程度の
金メッキ層８を施す。
【０００７】次に、図１０（ｄ）において、前記ダイパ
ターン５にＩＣチップ９を搭載し、該ＩＣチップ９と前
記接続電極６とをボンディングワイヤ１０で接続した
後、該ＩＣチップ９及びボンディングワイヤ１０を熱硬
化性の封止樹脂１１でトランスファーモールドして樹脂
封止することにより、前記ＩＣチップ９の遮光と保護を
行う。また前記樹脂基板１の下面側のパット電極７には
半田バンプ１２が形成され、この半田バンプ１２によ
り、図示しないマザーボードのパターンと導通される。
以上によりＢＧＡ１３が完成される。
【０００８】図１１は図１０（ｄ）のＸ−Ｘ線の要部拡
大断面図で、前記樹脂基板１に形成した多層の金属メッ
キ層の構造を示すものである。前述したように、１８μ
ｍ程度の厚さに銅箔張りされた樹脂基板１の銅箔層１４
の全表面に無電解メッキ及び電解メッキにより銅メッキ
層３が形成され、更にニッケルメッキ工程で、前記銅メ
ッキ層３の表面に２〜５μｍ程度のニッケルメッキ層１
５を形成する。更に、前記樹脂基板１のニッケルメッキ
層１５の表面に金メッキを施す工程で、コバルト等の不
純物を含み前記ニッケルメッキ層１５に食いつき易い、
厚さ０．０５μｍ程度のフラッシュ金メッキ層１６を形
成する。以上の銅メッキ層３、ニッケルメッキ層１５及
びフラッシュ金メッキ層１６までの工程が下地メッキ層
１７を形成する下地メッキ工程である。
【０００９】次に、ワイヤーボンディングを行うために
前記下地メッキ層１７の上に導通性の優れた厚さ０．３
μｍ〜０．７μｍ程度の金メッキ層１８を形成する。Ｉ
Ｃチップ搭載側である接続電極６の金属メッキ層は下地
メッキ層１７を含む４層の多層構造で、半田バンプ形成
側であるパット電極７の金属メッキ層も同様に４層の多
層構造となっている。尚前記樹脂基板１にスルーホール
２を形成しない場合は銅メッキ層３を省略してもよい。
前記多層の金属メッキ層は、ワイヤーボンディングを行
うための金メッキ層１８と、該金メッキ層１８を銅パタ
ーン上に形成するための下地メッキ層１７とに分けるこ
とができる。
【００１０】
【発明が解決しようとする課題】しかしながら、前述し
た半田バンプ付き半導体装置には次のような問題点があ
る。即ち、前記ＢＧＡ１３は、ボンディングワイヤ１０
に金線を使用するため、ボンディングワイヤ１０と接続
する接続電極６の表面には、銅メッキ層３の上にニッケ
ルメッキ層１５、フラッシュ金メッキ層１６、更に金線
と接続し易い金メッキ層１８が形成されているが、同時
に前記樹脂基板１の下面側の半田バンプ１２を形成する
パット電極７にも金メッキ層１８を表面に形成した４層
の多層の金メッキ層が形成されてしまう。図１０におい
て、半田バンプ１２を形成をするパット電極７上に半田
ボールを供給し、加熱炉中で加熱することにより、図示
しないマザーボードとの接続用の半田バンプ１２が形成
される。また完成した前記ＢＧＡ１３を半田バンプ１２
を介してマザーボード側のパターンに接続するのに加熱
する。上記の如く、樹脂基板１の下面側に半田バンプ１
２を形成、及び前記半田バンプ１２をマザーボードに接
続する過程で熱履歴が加わるために、前記半田バンプ１
２と樹脂基板１の金メッキ層１８との間に、金と錫のイ
ンターメタリック２０（金属間化合物）の形成がみら
れ、このインターメタリック２０によって樹脂基板１の
パット電極７と半田バンプ１２との密着力が減少し、半
田バンプ１２の剥離強度が弱くなり電気的接続が阻害さ
れてマザーボードとの導通不良を生ずる致命的な問題が
あった。
【００１１】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、半田バンプの密着力が高く、信
頼性の高い半田バンプ付き半導体装置及びその製造方法
を提供するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半田バンプ付き半導体装置は、上下
面に銅箔張りした樹脂基板の上面側に設けたＩＣチップ
の接続電極と、下面側に設けた外部接続用のパット電極
とをスルーホールを介して接続するとともに、前記パッ
ト電極には半田バンプを設けてなる半田バンプ付き半導
体装置において、前記接続電極には金メッキ層を形成す
るとともに、前記パット電極には半田と親和性の良い金
属メッキ層を形成したことを特徴とするものである。
【００１３】また、前記接続電極に形成された金メッキ
層は、下地メッキ層を含む金の多層メッキ層であり、前
記パット電極に形成された金属メッキ層は、前記下地メ
ッキ層であることを特徴とするものである。
【００１４】また、前記パット電極に形成された下地メ
ッキ層は、銅メッキ層であることを特徴とするものであ
る。
【００１５】また、前記パット電極に形成された下地メ
ッキ層は、銅とニッケルの多層メッキ層であることを特
徴とするものである。
【００１６】また、前記パット電極に形成された下地メ
ッキ層は、銅とニッケルとフラッシュ金の多層メッキ層
であることを特徴とするものである。
【００１７】また、前記パット電極に形成された金属メ
ッキ層が銅又はニッケル又は銀のうちの一つであること
を特徴とするものである。
【００１８】また、前記パット電極に形成した半田と親
和性の良い金属メッキ層の表面に、該親和性の良い金属
メッキ層の酸化を防止するための酸化防止膜を設けたこ
とを特徴とするものである。
【００１９】また、前記酸化防止膜がハード油膜である
ことを特徴とするものである。
【００２０】また、前記酸化防止膜が薄い金メッキ層で
あることを特徴とするものである。
【００２１】また、前記酸化防止膜の金メッキ層の厚さ
が、前記接続電極の金メッキ層の厚みより薄いことを特
徴とするものである。
【００２２】また、前記酸化防止膜の金メッキ層の厚さ
が０．１μｍ以下であることを特徴とするものである。
【００２３】また、本発明における半田バンプ付き半導
体装置の製造方法は、上下面に銅箔張りした樹脂基板の
上面側に設けたＩＣチップの接続電極と、下面側に設け
た外部接続用のパット電極とをスルーホールを介して接
続するとともに、前記パット電極には半田バンプを設け
てなる半田バンプ付き半導体装置の製造方法において、
前記樹脂基板の上面側にＩＣチップを接続するための接
続電極を、下面側にパット電極を形成するためのパター
ン化工程と、前記接続電極とパット電極とにレジストパ
ターンの開口部を形成するレジスト工程と、前記レジス
トパターンの開口部に露出した電極上に金メッキのため
の下地メッキ層の一部、又は全部を行う第１メッキ工程
と、前記樹脂基板の下面側のパット電極に金メッキ層の
形成を防ぐためのマスクを形成するレジストマスク工程
と、前記接続電極上に形成されている下地メッキ層に、
残りの下地メッキ層と金メッキ層と又は金メッキ層のみ
を形成する第２のメッキ工程とを有することを特徴とす
るものである。
【００２４】また、前記第１メッキ工程における下地メ
ッキ層が銅メッキ層であり、前記第２メッキ工程におけ
るメッキ層がニッケルメッキ層、フラッシュ金メッキ
層、金メッキ層の多層メッキ層であることを特徴とする
ものである。
【００２５】また、前記第１メッキ工程における下地メ
ッキ層が銅メッキ層とニッケルメッキ層の多層メッキ層
であり、前記第２メッキ工程におけるメッキ層がフラッ
シュ金メッキ層、金メッキ層の多層メッキ層であること
を特徴とするものである。
【００２６】また、前記第１メッキ工程における下地メ
ッキ層が銅メッキ層、ニッケルメッキ層、フラッシュ金
メッキ層の多層メッキ層であり、前記第２メッキ工程に
おけるメッキ層が金メッキ層であることを特徴とするも
のである。
【００２７】
【実施例】以下図面に基づいて本発明におけるプリント
樹脂基板の製造工程を説明する。図１〜図３は本発明の
第１実施例で、図１はＢＧＡの製造工程を示す工程図、
図２は図１に示すプリント樹脂基板の製造工程を更に詳
細に示す工程図、図３は図１の工程によって作成された
プリント樹脂基板のメッキ層を示す要部拡大断面図であ
る。図において、従来技術と同一部材は同一符号で示
す。
【００２８】先ず図１（ａ）及び（ｂ）は、前述した従
来技術の図１０（ａ）及び（ｂ）と同様の状態を示すも
のであり、図１（ａ）は、プリント樹脂基板１の両面に
薄い銅箔（図示せず）が積層されていて、スルーホール
２の穴明け加工後、両面銅張りされたプリント樹脂基板
１の全表面に無電解銅メッキ及び電解銅メッキにより銅
（Ｃｕ）メッキ層３を形成する工程を行い、更にメッキ
レジストをラミネートし、露光現像してパターンマスク
を形成した後、通常のプリント樹脂基板用のエッチング
液であるＣｕＣｌ2 ＋Ｈ2 Ｏ2 を用いてパターンエッチ
ングを行うことにより上面側にはＩＣチップ９のダイパ
ターン５及びワイヤーボンディング用の接続電極６を形
成し、下面側には半田バンプを形成するパット電極７を
形成する。尚前記接続電極６とパット電極７はスルーホ
ール２を介して接続されている。
【００２９】更に図１（ｂ）は、レジスト・ドライフィ
ルム・ラミネート工程で、前記両面銅張りされたプリン
ト樹脂基板１の銅メッキ層３の両面に、メッキレジスト
をラミネートし、露光現像を行うことにより、ドライフ
イルム４を形成して、前記上面側のダイパターン５と接
続電極６及び下面側のパット電極７とにレジスト・パタ
ーンの開口部を形成する。
【００３０】更に、図１（ｃ）は第１メッキ工程であ
り、下地メッキ層の一部、又は全部を行うためのメッキ
工程で、本実施例においては下地メッキ層のうちニッケ
ルメッキ層１５を形成している。図３（ａ）は図１
（ｃ）におけるプリント樹脂基板１の金属メッキ層を示
す要部拡大断面図であり、１８μｍ程度の厚さに銅箔張
りされたプリント樹脂基板１の銅箔層１４の全表面に無
電解銅メッキ及び電解銅メッキにより銅メッキ層３が形
成され、更にニッケルメッキ工程で、前記銅メッキ層３
の表面に２〜５μｍ程度のニッケルメッキ層１５が形成
されている。
【００３１】更に、図１（ｄ）はプリント樹脂基板１の
上面側の接続電極６に金メッキ層を形成する第２メッキ
工程であり、先ず下面側のパット電極７には金メッキ層
を形成させないために、下面側全面をマスクドライフィ
ルム２１でマスクするマスク・ドライフィルム・ラミネ
ート工程（以下マスクＤＦラミネート工程と略す）と、
上面側に形成さている下地メッキ層の上に残りの下地メ
ッキ層と金メッキ層１８を形成する第２メッキ工程とを
有する。図３（ｂ）は図１（ｄ）におけるプリント樹脂
基板１の金属メッキ層を示す要部拡大断面図であり、前
記第２メッキ工程では、前記ニッケルメッキ層１５に食
いつき易い、コバルト等の不純物を含む残りの下地メッ
キ層である厚さ０．０５μｍ程度のフラッシュ金メッキ
層１６と、更に前記フラッシュ金メッキ層１６の上に厚
さ０．３μｍ〜０．７μｍ程度の金メッキ層１８が形成
される結果、ＩＣチップ搭載側の金属メッキ層は銅メッ
キ層３、ニッケルメッキ層１５及びフラッシュ金メッキ
層１６の３層の多層構造の下地メッキ層１７とワイヤー
ボンディングを行うための金メッキ層１８とから構成さ
れている。即ち、完成されたプリント樹脂基板における
ダイパターン５及び接続電極６の表面には、ワイヤーボ
ンディングに適した金メッキ層１８が形成され、また下
面側のパット電極７には、銅メッキ層３とニッケルメッ
キ層１５の２層構造の金属メッキ層が形成され、この結
果パット電極７の表面には半田と親和性の良いニッケル
メッキ層１５が形成される。
【００３２】更に、図１（ｅ）は前記プリント樹脂基板
１の下面側に施した前記マスクドライフィルム２１を除
去するためのマスクＤＦ現像工程であり、この工程でプ
リント樹脂基板１が完成する。
【００３３】次に、図１（ｆ）において、前記プリント
樹脂基板１の上面側のダイパターン５にＩＣチップ９を
搭載してボンディングワイヤ１０でワイヤーボンデング
した後、ＩＣチップ９及びボンディングワイヤ１０を熱
硬化性の封止樹脂１１でトランスファーモールドにより
樹脂封止することにより、前記ＩＣチップ９の遮光と保
護を行う。また前記プリント樹脂基板１の下面側には、
半田と親和性の良いニッケルメッキ層１５を有する複数
のパット電極７に半田ボールを供給し、加熱炉中で加熱
することにより、図示されていないマザーボードとの接
続用の半田バンプ１２を形成することができる。以上に
よりＢＧＡ２３が完成される。
【００３４】図２のプリント樹脂基板の詳細な製造工程
を示す工程図において、ａはスルーホール加工工程、ｂ
は無電解銅メッキ工程、ｃは電解銅メッキ工程、ｄはマ
スクＤＦラミネート工程、ｅは露光工程、ｆは現像工
程、ｇはパターンエッチング工程であり前記のごとくエ
ッチング液であるＣｕＣｌ4 ＋Ｈ2 Ｏ2 を用いてパター
ンエッチングを行う。ｈはマスクＤＦ剥離工程、ｉは整
面工程で、ｊはレジストＤＦラミネート工程、ｋは露光
工程、ｌは現像工程、ｍは第１メッキ工程、ｎはマスク
ＤＦラミネート工程、ｏは第２メッキ工程、ｐはマスク
ＤＦ現像工程である。
【００３５】尚図２に示す各工程と図１に示す各工程と
は図示のごとく各々工程ａ〜ｉが工程（ａ）に、工程ｊ
〜ｌが工程（ｂ）に対応し、以下同様にｍが（ｃ）に、
（、ｎ〜ｏが（ｄ）に、ｐが（ｅ）に各々対応してい
る。
【００３６】以上のように、完成した前記ＢＧＡ２３は
半田バンプ１２を介してマザーボード側のパターンに接
続するのに再加熱される。上記の如く、図１の工程によ
って作成されたＢＧＡ２３は、プリント樹脂基板１の下
面側に半田バンプ１２を形成する加熱工程と、前記半田
バンプ１２をマザーボードに接続する加熱工程の２回の
熱履歴があっても、プリント樹脂基板１上のパット電極
７と半田バンプ１２との密着力が減少することなく、剥
離強度が強く信頼性の高い半田バンプ付き半導体装置を
製造することができた。
【００３７】上記実施例は、プリント樹脂基板１の電極
上に下地メッキ層を含む金の多層メッキを施す一連のメ
ッキ工程の途中で、パット電極７上にレジストマスクを
設けることにより、接続電極６には下地メッキ層を含む
金の多層メッキ層が形成され、パット電極７には下地メ
ッキ層の一部が形成される。上記の電極膜形成方法によ
れば、パット電極７上に形成される半田バンプ１２と親
和性の良い金属メッキ層が、前記接続電極６上へ金の多
層メッキ層を形成する工程中に同時に処理できるため、
パット電極７上に半田バンプ１２と親和性の良い金属メ
ッキ層を形成するための特別なメッキ工程を設ける必要
がなく、生産上極めて有利な電極膜形成方法である。
【００３８】次に、図４は本発明の第２実施例で、ＢＧ
Ａの製造工程を示す工程図、図５は図４におけるプリン
ト樹脂基板１の金属メッキ層を示す要部拡大断面図であ
る。
【００３９】図４及び図５において、図４（ａ）及び
（ｂ）は、工程としては第１実施例における図１（ａ）
及び（ｂ）と同様であるので説明は省略するが、下地メ
ッキ層としては図５（ａ）に相当し、プリント樹脂基板
１の両面には銅箔層１４の上に第１メッキ工程の下地メ
ッキ層として銅メッキ層３のみが形成されている。
【００４０】更に、図４（ｃ）は、前記プリント樹脂基
板１の上面側の接続電極６に金メッキ層を形成するの
に、下面側のパット電極７に前記金メッキ層を形成させ
ないために、下面側全面にマスクドライフィルム２１で
マスクするマスクＤＦラミネート工程である。
【００４１】更に、図４（ｄ）は前記プリント樹脂基板
１の上面側の銅メッキ層３の表面に残りの下地メッキ層
を形成した後、接続電極６に金メッキ層を形成する第２
メッキ工程である。前記第２メッキ工程では、残りの下
地メッキ層であるニッケルメッキ層１５とフラッシュ金
メッキ層１６とを形成し、更に前記フラッシュ金メッキ
層１６の上に金メッキ層１８を形成する。この結果、図
５（ｂ）に示す如く、ＩＣチップ搭載側の金属メッキ層
は銅メッキ層３、ニッケルメッキ層１５及びフラッシュ
金メッキ層１６の３層構造の下地メッキ層１７とワイヤ
ーボンディングを行うための金メッキ層１８が形成さ
れ、また下面側のパッド電極７には銅メッキ層３のみが
形成される。
【００４２】更に、図４（ｅ）は、前記プリント樹脂基
板１の下面側に施した前記マスクドライフィルム２１を
除去するためのマスクＤＦ現像工程であり、例えば炭酸
ソーダ等のエッチング液でエッチング処理することによ
り、図４（ｂ）で露光処理されたドライフイルム４は残
存し、前記マスクドライフィルム２１のみが剥離されて
下面側のパット電極７には銅メッキ層３が露出すること
により、プリント樹脂基板１が完成する。完成されたプ
リント樹脂基板１におけるダイパターン５及び接続電極
６にはワイヤーボンディングに適した金メッキ層１８が
形成され、また下面側のパット電極７には半田と親和性
の良い銅メッキ層３が形成される。
【００４３】更に、図４（ｆ）は第１実施例における図
１（ｆ）と同様にＢＧＡ２３の断面図を示し、前記プリ
ント樹脂基板１の上面側のダイパターン６にＩＣチップ
９を搭載してボンディングワイヤ１０でワイヤーボンデ
ングした後、ＩＣチップ９及びボンディングワイヤ１０
を熱硬化性の封止樹脂１１でトランスファーモールドに
より樹脂封止する。また前記プリント樹脂基板１の下面
側の半田と親和性の良い銅メッキ層３を有する複数のパ
ッド電極７には半田ボールを供給し、加熱炉中で加熱す
ることにより、図示されていないマザーボードとの接続
用の半田バンプ１２を形成することができる。以上によ
りＢＧＡ２３が完成される。
【００４４】以上のように、完成した前記ＢＧＡ２３は
半田バンプ１２を介してマザーボード側のパターンに接
続するのに再加熱される。上記の如く、図４の工程によ
って作成されたＢＧＡ２３は、プリント樹脂基板１の下
面側に半田バンプ１２を形成する加熱工程と、前記半田
バンプ１２をマザーボードに接続する加熱工程の２回の
熱履歴があっても、プリント樹脂基板１上のパット電極
７と半田バンプ１２との密着力が減少することなく、剥
離強度が強く信頼性の高い半田バンプ付き半導体装置を
製造することができた。
【００４５】上記実施例は、プリント樹脂基板１の電極
上に下地メッキ層を含む金の多層メッキを施す一連のメ
ッキ工程の途中で、パット電極７上にレジストマスクを
設けることにより、接続電極には下地メッキ層を含む金
の多層メッキ層が形成され、パット電極には下地メッキ
層の一部が形成される。上記の電極膜形成方法によれ
ば、パット電極上に形成される半田バンプと親和性の良
い金属メッキ層（銅メッキ層）が、前記接続電極上へ金
の多層メッキ層を形成する工程中に同時に処理できるた
め、パット電極上に半田バンプと親和性の良い金属メッ
キ層を形成するための特別なメッキ工程を設ける必要が
なく、前述の第１実施例同様に生産上極めて有利な電極
膜形成方法である。
【００４６】次に、図６は本発明の第３実施例で、ＢＧ
Ａの製造工程を示す工程図、図７は図６のメッキ工程に
おけるプリント樹脂基板の金属メッキ層を示す要部拡大
断面図である。
【００４７】図６及び図７において、図６（ａ）及び
（ｂ）は、工程としては第１実施例における図１（ａ）
及び（ｂ）と同様であるので説明は省略するが、下地メ
ッキ層としては図５（ａ）に相当し、プリント樹脂基板
１の両面には銅箔層１４の上に第１メッキ工程の下地メ
ッキ層の一つとして銅メッキ層３のみが形成されてい
る。
【００４８】更に、図６（ｃ）は第１メッキ工程であ
り、残り下地メッキ層として銅メッキ層３の上にニッケ
ルメッキ層１５を形成し、更に該ニッケルメッキ層１５
の表面にニッケルメッキ層１５に食いつき易い、コバル
ト等の不純物を含む厚さ０．０５μｍ程度のフラッシュ
金メッキ層１６を形成したものであり、図７（ａ）にそ
の拡大断面図を示す。
【００４９】更に、図６（ｄ）は第２メッキ工程であ
り、先ず下面側のパット電極７に金メッキ層を形成させ
ないために、下面側全面をマスクドライフィルム２１で
マスクし、面側に形成さている下地メッキ層の上にのみ
金メッキ層を形成する。即ち前記第２メッキ工程では、
前記フラッシュ金メッキ層１６の上に金メッキ層１８が
形成される結果、ＩＣチップ搭載側の金属メッキ層は銅
メッキ層３、ニッケルメッキ層１５及びフラッシュ金メ
ッキ層１６の３層構造の下地メッキ層１７とワイヤーボ
ンディングを行うための金メッキ層１８が形成される。
本実施例における完成されたプリント樹脂基板１のダイ
パターン５及び接続電極６にはワイヤーボンディングに
適した金メッキ層１８が形成され、また下面側のパット
電極７には、銅メッキ層３、ニッケルメッキ層１５及び
フラッシュ金メッキ層１６の３層構造の金属メッキ層
（下地メッキ層１７）が形成される。
【００５０】更に、図６（ｅ）は、前述の第１実施例の
図１（ｅ）と同様に、前記プリント樹脂基板１の下面側
に施した前記マスクドライフィルム２１を除去するため
のマスクＤＦ現像工程であり、この工程でプリント樹脂
基板１が完成する。図６（ｆ）において、前記プリント
樹脂基板１の上面側のダイパターン５にＩＣチップ９を
搭載してボンディングワイヤ１０でワイヤーボンデング
した後、ＩＣチップ９及びボンディングワイヤ１０を熱
硬化性の封止樹脂１１でトランスファーモールドにより
樹脂封止する。また前記プリント樹脂基板１の下面側の
複数のパッド電極７に半田ボールを供給し、加熱炉中で
加熱することにより、半田バンプ１２を形成することが
できる。半田バンプ１２の形成及び半田バンプ１２をマ
ザーボードに接続する過程で熱履歴があっても、前記半
田バンプ１２とプリント樹脂基板１の下面側のパッド電
極７とはフラッシュ金メッキ層１６を通してニッケルメ
ッキ層１５と半田とが結合されるため、プリント樹脂基
板１と半田バンプ１２との密着力が減少することなく、
剥離強度が強く信頼性の高い半田バンプ付き半導体装置
を製造することが可能である。
【００５１】すなわち、このパッド電極７上の金属メッ
キ層は、半田と親和性の良いニッケルメッキ層１５の上
に薄いフラッシュ金メッキ層１６が形成されている。上
記構成を有するパッド電極７上に半田バンプ１２を形成
する工程を考えると、パッド電極７上に半田ボールを供
給し加熱処理を行なうと、溶解した半田の一部はフラッ
シュ金メッキ１６と溶解反応するが、前記フラッシュ金
層１６は、極めて薄いメッキ層であるため、半田の大部
分はフラッシュ金メッキ層を突き抜けて下層のニッケル
メッキ層１５と強固に溶着される。
【００５２】しかもフラッシュ金メッキ層１６によって
ニッケルメッキ層１５の表面が酸化されないきれいな面
状態に保たれているため、半田との結合状態も極めて良
好なものとなった。すなわち、図７（ｂ）のパッド電極
７上に形成された金属メッキ層は、半田との親和性の良
いニッケルメッキ層１５の表面に該ニッケルメッキ層１
５の酸化を防止するための酸化防止膜としてのフラッシ
ュ金メッキ層１６が形成されている。
【００５３】このため本実施例の金属メッキ層は、第１
実施例および第２実施例のパッド電極上の金属メッキ層
が、酸化しやすいニッケルメッキ層１５や銅メッキ層３
が露出しているため、ＩＣ実装工程中にパッド電極７が
酸化してしまい、半田バンプ形成工程中の前に酸化膜除
去の工程を行なう必要があるのに対し、酸化膜除去の工
程が不要であり、生産上極めて有利となる。
【００５４】また、前記フラッシュ金メッキ層１６と半
田との間にも金属間化合物が形成されるが、前述の如
く、フラッシュ金メッキ層１６が極めて薄いため、金属
間化合物の形成も微量となり、実質的にパッド電極７と
半田バンプ１２との結合力を低下させることは無かっ
た。
【００５５】従って、前記フラッシュ金メッキ層１６
は、酸化防止膜としての機能を有する範囲において、で
きるだけ薄いことが望ましく、前記プリント樹脂基板上
面側の接続電極６の金メッキ層１８の厚みよりも薄くす
ることが条件であり、実質的に半田バンプ１２とパッド
電極７との結合力が保てる範囲としては、０．１μｍ以
下の薄さに形成することが望ましい。
【００５６】次に、図８は本発明の第４実施例で、ＢＧ
Ａの製造工程を示す工程図である。本実施例は第１〜第
３実施例と異なり、パッド電極上に半田と親和性の良い
任意の金属メッキ層を形成する工程を示すものである。
【００５７】図８（ａ）〜（ｄ）の工程は、第２実施例
における図４（ａ）〜（ｄ）の工程と同様で、下地メッ
キ層である銅メッキ層３及びドライフイルム４を形成す
るマスクＤＦラミネート工程と、前記プリント樹脂基板
１の上面側の接続電極６に金メッキ層を形成するのに、
下面側のパット電極７に前記金メッキ層を形成させない
ために、下面側全面にマスクドライフィルム２１でマス
クするマスクＤＦラミネート工程と、前記プリント樹脂
基板１の上面側の接続電極６に下地メッキ層のニッケル
メッキ層１５およびフラッシュ金メッキ層１６と、金メ
ッキ層１８を形成する第２メッキ工程である。上面側に
形成さている下地メッキ層のニッケルメッキ層１５の上
に、第２メッキ工程で金メッキ層１８を形成する。
【００５８】更に、図８（ｅ）は、下面側に形成した前
記マスクドライフィルム２１を剥離した後、下面側のパ
ット電極７上に半田と親和性の高い任意の金属メッキ層
を形成するにあたり、上面側に形成した接続電極６上の
金メッキ層１８をマスクするマスクＤＦラミネート工程
である。
【００５９】図８（ｆ）は、下面側のパット電極７上に
半田と親和性の高い任意の金属メッキ層として銀メッキ
層２４を形成するメッキ工程であり、この工程によって
回路基板が完成する。
【００６０】更に、図８（ｇ）において、前記上面側の
マスクドライフィルム２１を剥離した後、前記プリント
樹脂基板１の上面側のダイパターン６にＩＣチップ９を
搭載してボンディングワイヤ１０でワイヤーボンデング
した後、ＩＣチップ９及びボンディングワイヤ１０を熱
硬化性の封止樹脂１１でトランスファーモールドにより
樹脂封止する。また前記プリント樹脂基板１の下面側の
半田と親和性の良い銀メッキ層２４を有する複数のパッ
ド電極７には半田ボールを供給し、加熱炉中で加熱する
ことにより、図示されていないマザーボードとの接続用
の半田バンプ１２を形成することができる。半田バンプ
１２の形成及び半田バンプ１２をマザーボード基板に接
続する過程で熱履歴があっても、プリント樹脂基板１上
のパッド電極７と半田バンプ１２との密着力が減少する
ことなく、剥離強度が強く信頼性の高い半田バンプ付き
半導体装置を製造することができた。
【００６１】次に、図９は本発明の第５実施例であり、
プリント樹脂基板の金属メッキ層を示す要部拡大断面図
である。本実施例は第３実施例と同様に、半田と親和性
の良い金属メッキ層に酸化防止膜を形成した構成を示す
ものであり、半田と親和性の良い金属としての銅メッキ
層３の上面に、半田を結合するために用いるハードフラ
ックス（ハード油膜）の薄層を酸化防止膜として設けた
ものである。図９において、マスクドライフィルム２１
を剥離した後、プリント基板２２の下面側のパット電極
７には銅メッキ層３が露出する。前記パット電極７に形
成した半田と親和性のよい銅メッキ層３の酸化を防止す
るための酸化防止膜としてハードフラックス２５の被膜
を設けたものである。
【００６２】なお、酸化防止膜としては上記実施例に示
したフラッシュ金メッキ層やハードフラックスに限定さ
れるものではなく、半田と親和性の良い金属メッキの酸
化を防止し、且つ半田とパッド電極の結合力を妨げない
ものならいかなるものでも良い。
【００６３】
【発明の効果】上述の如く本発明によれば、半田バンプ
付き半導体装置に於いて、プリント樹脂基板上面のＩＣ
チップ接続用の接続電極には金メッキ層を形成すると共
に、下面側のパッド電極には半田と親和性の良い金属メ
ッキ層を形成したので、半田バンプを形成するときと、
半田バンプをマザーボードに接続するときに２回の加熱
工程があっても、プリント樹脂基板のパッド電極と半田
バンプとの密着力が減少することはなくなり、半田バン
プの剥離強度が強く信頼性の高い半田バンプ付き半導体
装置を構成できる。
【００６４】またパッド電極に形成する半田と親和性の
良い金属メッキ層は、ＩＣチップ接続電極の金の多層メ
ッキ層を形成する途中に同時に形成される銅メッキ層、
ニッケルメッキ層、フラッシュ金メッキ層等の下地メッ
キ層をそのまま採用できるので、特別なメッキ工程を必
要とせず、生産上極めて有利な製造方法である。
【００６５】さらにパッド電極上に形成された半田と親
和性の良い金属の表面に、酸化防止膜を形成することに
より、半田バンプ形成工程の前に酸化膜を除去する工程
が不要となる。特に、パッド電極上の下地メッキ層をフ
ラッシュ金メッキ層まで形成した場合は、フラッシュ金
メッキ層そのものが酸化膜として機能するので、半田と
親和性の良い金属メッキ層の形成と酸化防止膜の形成が
同時に処理できるので、生産上極めて効率の良い構成で
ある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係わる半田バンプ付き半
導体装置の製造工程を示す断面図。
【図２】本発明の第１実施例に係わる半田バンプ付き半
導体装置の製造工程を示す工程図。
【図３】本発明の第１実施例に係わるメッキ工程を説明
する要部拡大断面図。
【図４】本発明の第２実施例に係わる半田バンプ付き半
導体装置の製造工程を示す断面図。
【図５】本発明の第２実施例に係わるメッキ工程を説明
する要部拡大断面図。
【図６】本発明の第３実施例に係わる半田バンプ付き半
導体装置の製造工程を示す断面図。
【図７】本発明の第３実施例に係わるメッキ工程を説明
する要部拡大断面図。
【図８】本発明の第４実施例に係わる半田バンプ付き半
導体装置の製造工程を示す断面図。
【図９】本発明の第２実施例における図４（ｅ）メッキ
工程を示す要部拡大断面図。
【図１０】従来技術の半田バンプ付き半導体装置の製造
工程を示す断面図。
【図１１】図１０（ｄ）のＸ−Ｘ線の要部拡大断面図。
【符号の説明】
１ プリント樹脂基板 ２ スルーホール ３ 銅メッキ層 ４ ドライフイルム ５ ダイパターン ６ 接続電極 ７ パット電極 ９ ＩＣチップ １０ ボンディングワイヤ １１ 封止樹脂 １２ 半田バンプ １４ 銅箔層 １５ ニッケルメッキ層 １６ フラッシュ金メッキ層 １７ 下地メッキ層 １８ 金メッキ層 ２０ 金属間化合物 ２１ マスクドライフィルム ２３ ＢＧＡ ２４ 銀メッキ層 ２５ ハードフラックス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市川 新吾 東京都田無市本町６丁目１番12号 シチズ ン時計株式会社田無製造所内 (72)発明者 金子 博幸 東京都田無市本町６丁目１番12号 シチズ ン時計株式会社田無製造所内 (72)発明者 寺嶋 一彦 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内 (72)発明者 宮崎 太一 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 上下面に銅箔張りした樹脂基板の上面側
    に設けたＩＣチップの接続電極と、下面側に設けた外部
    接続用のパット電極とをスルーホールを介して接続する
    とともに、前記パット電極には半田バンプを設けてなる
    半田バンプ付き半導体装置において、前記接続電極には
    金メッキ層を形成するとともに、前記パット電極には半
    田と親和性の良い金属メッキ層を形成したことを特徴と
    する半田バンプ付き半導体装置。
  2. 【請求項２】 前記接続電極に形成された金メッキ層
    は、下地メッキ層を含む金の多層メッキ層であり、前記
    パット電極に形成された金属メッキ層は、前記下地メッ
    キ層であることを特徴とする請求項１記載の半田バンプ
    付き半導体装置。
  3. 【請求項３】 前記パット電極に形成された下地メッキ
    層は、銅メッキ層であることを特徴とする請求項２記載
    の半田バンプ付き半導体装置。
  4. 【請求項４】 前記パット電極に形成された下地メッキ
    層は、銅とニッケルの多層メッキ層であることを特徴と
    する請求項２記載の半田バンプ付き半導体装置。
  5. 【請求項５】 前記パット電極に形成された下地メッキ
    層は、銅とニッケルとフラッシュ金の多層メッキ層であ
    ることを特徴とする請求項２記載の半田バンプ付き半導
    体装置。
  6. 【請求項６】 前記パット電極に形成された金属メッキ
    層が銅又はニッケル又は銀のうちの一つであることを特
    徴とする請求項１記載の半田バンプ付き半導体装置。
  7. 【請求項７】 前記パット電極に形成した半田と親和性
    の良い金属メッキ層の表面に、該親和性の良い金属メッ
    キ層の酸化を防止するための酸化防止膜を設けたことを
    特徴とする請求項１記載の半田バンプ付き半導体装置。
  8. 【請求項８】 前記酸化防止膜がハード油膜であること
    を特徴とする請求項７記載の半田バンプ付き半導体装
    置。
  9. 【請求項９】 前記酸化防止膜が薄い金メッキ層である
    ことを特徴とする請求項７記載の半田バンプ付き半導体
    装置。
  10. 【請求項１０】 前記酸化防止膜の金メッキ層の厚さ
    が、前記接続電極の金メッキ層の厚みより薄いことを特
    徴とする請求項９記載の半田バンプ付き半導体装置。
  11. 【請求項１１】 前記酸化防止膜の金メッキ層の厚さが
    ０．１μｍ以下であることを特徴とする請求項１０記載
    の半田バンプ付き半導体装置。
  12. 【請求項１２】 上下面に銅箔張りした樹脂基板の上面
    側に設けたＩＣチップの接続電極と、下面側に設けた外
    部接続用のパット電極とをスルーホールを介して接続す
    るとともに、前記パット電極には半田バンプを設けてな
    る半田バンプ付き半導体装置の製造方法において、前記
    樹脂基板の上面側にＩＣチップを接続するための接続電
    極を、下面側にパット電極を形成するためのパターン化
    工程と、前記接続電極とパット電極とにレジストパター
    ンの開口部を形成するレジスト工程と、前記レジストパ
    ターンの開口部に露出した電極上に金メッキのための下
    地メッキ層の一部、又は全部を行う第１メッキ工程と、
    前記樹脂基板の下面側のパット電極に金メッキ層の形成
    を防ぐためのマスクを形成するレジストマスク工程と、
    前記接続電極上に形成されている下地メッキ層に、残り
    の下地メッキ層と金メッキ層又は金メッキ層のみを形成
    する第２のメッキ工程とを有することを特徴とする半田
    バンプ付き半導体装置の製造方法。
  13. 【請求項１３】 前記第１メッキ工程における下地メッ
    キ層が銅メッキ層であり、前記第２メッキ工程における
    メッキ層がニッケルメッキ層、フラッシュ金メッキ層、
    金メッキ層の多層メッキ層であることを特徴とする請求
    項１２記載の半田バンプ付き半導体装置の製造方法。
  14. 【請求項１４】 前記第１メッキ工程における下地メッ
    キ層が銅メッキ層とニッケルメッキ層の多層メッキ層で
    あり、前記第２メッキ工程におけるメッキ層がフラッシ
    ュ金メッキ層、金メッキ層の多層メッキ層であることを
    特徴とする請求項１２記載の半田バンプ付き半導体装置
    の製造方法。
  15. 【請求項１５】 前記第１メッキ工程における下地メッ
    キ層が銅メッキ層、ニッケルメッキ層、フラッシュ金メ
    ッキ層の多層メッキ層であり、前記第２メッキ工程にお
    けるメッキ層が金メッキ層であることを特徴とする請求
    項１２記載の半田バンプ付き半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325242B1 (ko) * 1998-05-15 2002-04-17 이택렬 반도체소자 및 그 제작방법
US6472609B2 (en) 2000-05-26 2002-10-29 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the printed-wiring substrate
US6486551B1 (en) 1998-01-28 2002-11-26 Ngk Spark Plug Co., Ltd. Wired board and method of producing the same
KR20030075825A (ko) * 2002-03-21 2003-09-26 주식회사 심텍 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법
US7256495B2 (en) 2003-02-24 2007-08-14 Samsung Electro-Mechanics Co., Ltd. Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE207689T1 (de) * 1996-12-20 2001-11-15 Cit Alcatel Verfahren zur herstellung von abstandshaltern auf einer elektrischen leiterplatte
US6303878B1 (en) 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
JP2003274294A (ja) * 2002-03-14 2003-09-26 Mitsubishi Electric Corp 固体撮像装置
JP2006080493A (ja) * 2004-08-12 2006-03-23 Ricoh Microelectronics Co Ltd 電極基板
CN111491464A (zh) * 2019-01-29 2020-08-04 胜宏科技（惠州）股份有限公司 一种设有凸焊盘的pcb板制作方法
JP6909445B2 (ja) * 2019-04-22 2021-07-28 株式会社安川電機 電子機器、電子機器の製造方法、プリント基板、プリント基板の製造方法
CN115665997B (zh) * 2022-11-04 2025-11-21 深圳雷曼光电科技股份有限公司 一种用于提高通孔板气密性pcb板及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3312725A1 (de) * 1983-04-08 1984-10-11 Siemens AG, 1000 Berlin und 8000 München Bond- und loetbare duennschichtleiterbahnen mit durchkontaktierungen
US4772523A (en) * 1987-03-13 1988-09-20 Motorola, Inc. Stress relief substrate metallization
US4946563A (en) * 1988-12-12 1990-08-07 General Electric Company Process for manufacturing a selective plated board for surface mount components
JPH03218056A (ja) * 1990-01-24 1991-09-25 Toshiba Corp 半導体装置
US5126016A (en) * 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486551B1 (en) 1998-01-28 2002-11-26 Ngk Spark Plug Co., Ltd. Wired board and method of producing the same
KR100325242B1 (ko) * 1998-05-15 2002-04-17 이택렬 반도체소자 및 그 제작방법
US6472609B2 (en) 2000-05-26 2002-10-29 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the printed-wiring substrate
US6887512B2 (en) 2000-05-26 2005-05-03 Ngk Spark Plug Co., Ltd. Method for fabricating printed-wiring substrate
KR20030075825A (ko) * 2002-03-21 2003-09-26 주식회사 심텍 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법
US7256495B2 (en) 2003-02-24 2007-08-14 Samsung Electro-Mechanics Co., Ltd. Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same

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