JPH07193428A - 発振用集積回路および発振回路 - Google Patents
発振用集積回路および発振回路Info
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- JPH07193428A JPH07193428A JP33084693A JP33084693A JPH07193428A JP H07193428 A JPH07193428 A JP H07193428A JP 33084693 A JP33084693 A JP 33084693A JP 33084693 A JP33084693 A JP 33084693A JP H07193428 A JPH07193428 A JP H07193428A
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 発振起動性を向上し、定常発振時の発振出力
のデューティの悪化を抑え、かつ、消費電流を低減す
る。 【構成】 発振初期状態を検出した検出回路６の出力を
受けた変更回路７は、インバータ１の反転電位を低く
し、相互コンダクタンスを増加させて発振をし易くさせ
る。また、このとき反転電位がインバータ５の反転電位
より低くされるので、インバータ５出力が“Ｈ”に保持
される。また、発振検出回路６が定常発振状態を検出す
ると、変更回路７は発振部ＯＳＣから遮断され、発振部
ＯＳＣ自体の発振が行なわれる。このとき発振部ＯＳＣ
のＣＭＯＳインバータ１の反転電位と出力バッファ用の
ＣＭＯＳインバータ５の反転電位とは等しく、発振出力
のデューティは悪化せず、消費電流も抑えられる。ま
た、発振初期状態で十分な負性抵抗が得られるため、低
い値の帰還抵抗３を使用することができる。
のデューティの悪化を抑え、かつ、消費電流を低減す
る。 【構成】 発振初期状態を検出した検出回路６の出力を
受けた変更回路７は、インバータ１の反転電位を低く
し、相互コンダクタンスを増加させて発振をし易くさせ
る。また、このとき反転電位がインバータ５の反転電位
より低くされるので、インバータ５出力が“Ｈ”に保持
される。また、発振検出回路６が定常発振状態を検出す
ると、変更回路７は発振部ＯＳＣから遮断され、発振部
ＯＳＣ自体の発振が行なわれる。このとき発振部ＯＳＣ
のＣＭＯＳインバータ１の反転電位と出力バッファ用の
ＣＭＯＳインバータ５の反転電位とは等しく、発振出力
のデューティは悪化せず、消費電流も抑えられる。ま
た、発振初期状態で十分な負性抵抗が得られるため、低
い値の帰還抵抗３を使用することができる。
Description
【０００１】
【産業上の利用分野】本発明は発振用集積回路および発
振回路に関するものである。
振回路に関するものである。
【０００２】
【従来の技術】従来より、ＣＭＯＳインバータの入出力
間に水晶振動子等の圧電振動子を接続して用いる発振用
集積回路および発振回路において、発振出力を後段に送
る場合、圧電振動子を接続されたＣＭＯＳインバータの
出力に、第２のＣＭＯＳインバータを接続し、この第２
のＣＭＯＳインバータの出力に後段回路を接続してい
る。このようなものでは、発振初期における微小振幅の
発振出力は、第２のＣＭＯＳインバータにて反転され、
この出力により後段回路が動作状態になるが、一般にこ
れら２つのＣＭＯＳインバータの反転電位は等しく設定
してあり、後段回路に生じるノイズにより微小振幅発振
動作が不安定なものとなっていた。このため、発振初期
の発振出力の安定化を図る試みが成されており、このよ
うなものには、特開平４−２７３６０２号公報に開示さ
れるようなものがある。これは、図７のＡに示すよう
に、入出力端子に負荷容量Ｃ１、Ｃ２を接続した第１の
ＣＭＯＳインバータＩＶ１の入出力端子間に水晶振動子
ＱＺ１および帰還抵抗Ｒ１を接続し、第１のＣＭＯＳイ
ンバータＩＶ１の出力端子に第２のＣＭＯＳインバータ
ＩＶ２を接続してある。ここで、第１のＣＭＯＳインバ
ータＩＶ１の反転電位は、図７のＢに示すように、２．
５ｖとしてあり、第２のＣＭＯＳインバータＩＶ２の反
転電位は、図７のＣに示すように、２．０ｖとしてあ
る。発振が開始され、第１のＣＭＯＳインバータＩＶ１
の発振出力は図８のＡに示すように変化する。ここで、
この発振出力の振幅は次第に増加するが、第２のＣＭＯ
ＳインバータＩＶ２の反転電位を越えるまで、第２のＣ
ＭＯＳインバータＩＶ２の出力は図８のＢに示されるよ
うにローレベルに保持される。このため、発振初期の微
小振幅発振出力は後段回路に出力されず、第１のＣＭＯ
ＳインバータＩＶ１の発振出力は後段回路に生じるノイ
ズの影響を受けることなく安定して増加することができ
る。
間に水晶振動子等の圧電振動子を接続して用いる発振用
集積回路および発振回路において、発振出力を後段に送
る場合、圧電振動子を接続されたＣＭＯＳインバータの
出力に、第２のＣＭＯＳインバータを接続し、この第２
のＣＭＯＳインバータの出力に後段回路を接続してい
る。このようなものでは、発振初期における微小振幅の
発振出力は、第２のＣＭＯＳインバータにて反転され、
この出力により後段回路が動作状態になるが、一般にこ
れら２つのＣＭＯＳインバータの反転電位は等しく設定
してあり、後段回路に生じるノイズにより微小振幅発振
動作が不安定なものとなっていた。このため、発振初期
の発振出力の安定化を図る試みが成されており、このよ
うなものには、特開平４−２７３６０２号公報に開示さ
れるようなものがある。これは、図７のＡに示すよう
に、入出力端子に負荷容量Ｃ１、Ｃ２を接続した第１の
ＣＭＯＳインバータＩＶ１の入出力端子間に水晶振動子
ＱＺ１および帰還抵抗Ｒ１を接続し、第１のＣＭＯＳイ
ンバータＩＶ１の出力端子に第２のＣＭＯＳインバータ
ＩＶ２を接続してある。ここで、第１のＣＭＯＳインバ
ータＩＶ１の反転電位は、図７のＢに示すように、２．
５ｖとしてあり、第２のＣＭＯＳインバータＩＶ２の反
転電位は、図７のＣに示すように、２．０ｖとしてあ
る。発振が開始され、第１のＣＭＯＳインバータＩＶ１
の発振出力は図８のＡに示すように変化する。ここで、
この発振出力の振幅は次第に増加するが、第２のＣＭＯ
ＳインバータＩＶ２の反転電位を越えるまで、第２のＣ
ＭＯＳインバータＩＶ２の出力は図８のＢに示されるよ
うにローレベルに保持される。このため、発振初期の微
小振幅発振出力は後段回路に出力されず、第１のＣＭＯ
ＳインバータＩＶ１の発振出力は後段回路に生じるノイ
ズの影響を受けることなく安定して増加することができ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、第１の
ＣＭＯＳインバータＩＶ１の反転電位と第２のＣＭＯＳ
インバータＩＶ２のそれとを異なったものとすると、図
８のＢに示すように、定常発振時の出力のデューティを
１／２に設定することができない。
ＣＭＯＳインバータＩＶ１の反転電位と第２のＣＭＯＳ
インバータＩＶ２のそれとを異なったものとすると、図
８のＢに示すように、定常発振時の出力のデューティを
１／２に設定することができない。
【０００４】また、従来のものでは、発振開始時間を短
縮させるためには、第１のＣＭＯＳインバータＩＶ１の
相互コンダクタンスを大きくすることにより、負性抵抗
を大きくすることが一般的であるが、第１のＣＭＯＳイ
ンバータＩＶ１の相互コンダクタンスを大きくすること
により、消費電流の増加をも招くこととなっていた。
縮させるためには、第１のＣＭＯＳインバータＩＶ１の
相互コンダクタンスを大きくすることにより、負性抵抗
を大きくすることが一般的であるが、第１のＣＭＯＳイ
ンバータＩＶ１の相互コンダクタンスを大きくすること
により、消費電流の増加をも招くこととなっていた。
【０００５】本発明の目的は、発振起動性を向上すると
ともに、定常発振時の発振出力のデューティの悪化を抑
え、かつ、消費電流を低減することができる発振用集積
回路および発振回路を提供することにある。
ともに、定常発振時の発振出力のデューティの悪化を抑
え、かつ、消費電流を低減することができる発振用集積
回路および発振回路を提供することにある。
【０００６】
【課題を解決するための手段】ＣＭＯＳインバータと、
このＣＭＯＳインバータに並列に接続される帰還抵抗
と、上記ＣＭＯＳインバータの入力端子と出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備
し、上記発振部に圧電振動子を外付けして用いられる発
振用集積回路において、上記発振部の発振の初期状態を
検出する発振検出回路と、この発振検出回路の出力に応
じて上記ＣＭＯＳインバータの反転電位および相互コン
ダクタンスを変更する変更回路とを具備する。
このＣＭＯＳインバータに並列に接続される帰還抵抗
と、上記ＣＭＯＳインバータの入力端子と出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備
し、上記発振部に圧電振動子を外付けして用いられる発
振用集積回路において、上記発振部の発振の初期状態を
検出する発振検出回路と、この発振検出回路の出力に応
じて上記ＣＭＯＳインバータの反転電位および相互コン
ダクタンスを変更する変更回路とを具備する。
【０００７】また、ＣＭＯＳインバータと、このＣＭＯ
Ｓインバータの入出力間に接続された圧電振動子と、上
記ＣＭＯＳインバータに並列に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子および出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備す
る発振回路において、上記発振部の発振の初期状態を検
出する発振検出回路と、この発振検出回路の出力に応じ
て上記ＣＭＯＳインバータの反転電位および相互コンダ
クタンスを変更する変更回路とを具備する。
Ｓインバータの入出力間に接続された圧電振動子と、上
記ＣＭＯＳインバータに並列に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子および出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備す
る発振回路において、上記発振部の発振の初期状態を検
出する発振検出回路と、この発振検出回路の出力に応じ
て上記ＣＭＯＳインバータの反転電位および相互コンダ
クタンスを変更する変更回路とを具備する。
【０００８】以上により上記目的を達成する。
【０００９】
【実施例】次に本発明の一実施例の発振用集積回路につ
いて説明する。図１は本例の構成を示す電気回路図であ
る。同図において、１はＣＭＯＳインバータであり、反
転電位はＶTM（例えば、ＣＭＯＳインバータ１の電源Ｖ
ＤＤの電圧を５ｖとすると、２．５ｖとする。）として
ある。また、このＣＭＯＳインバータ１の入力端子ＩＮ
１と出力端子ＯＵＴ１のそれぞれには負荷容量としての
コンデンサ２が接続される。３は帰還抵抗であり、ＣＭ
ＯＳインバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１
との間に接続される。これら、ＣＭＯＳインバータ１、
負荷容量２、帰還抵抗３により発振部ＯＳＣは構成され
る。４は圧電振動子としての水晶振動子であり、ＣＭＯ
Ｓインバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１と
の間に外付けされる。
いて説明する。図１は本例の構成を示す電気回路図であ
る。同図において、１はＣＭＯＳインバータであり、反
転電位はＶTM（例えば、ＣＭＯＳインバータ１の電源Ｖ
ＤＤの電圧を５ｖとすると、２．５ｖとする。）として
ある。また、このＣＭＯＳインバータ１の入力端子ＩＮ
１と出力端子ＯＵＴ１のそれぞれには負荷容量としての
コンデンサ２が接続される。３は帰還抵抗であり、ＣＭ
ＯＳインバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１
との間に接続される。これら、ＣＭＯＳインバータ１、
負荷容量２、帰還抵抗３により発振部ＯＳＣは構成され
る。４は圧電振動子としての水晶振動子であり、ＣＭＯ
Ｓインバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１と
の間に外付けされる。
【００１０】５は発振バッファ用のＣＭＯＳインバータ
であり、後段回路（図示せず。）に発振部ＯＳＣの発振
出力を送る。
であり、後段回路（図示せず。）に発振部ＯＳＣの発振
出力を送る。
【００１１】６は発振検出回路であり、発振部ＯＳＣの
発振の初期状態を検出する。この発振検出回路５は、Ｃ
ＭＯＳインバータｉｖ０〜ｉｖ３と、Ｎチャネル型のＭ
ＯＳトランジスタｔｒ０、抵抗ｒ０、容量素子ｃ０とよ
り構成される。ＣＭＯＳインバータｉｖ０はＣＭＯＳイ
ンバータ１の反転電位ＶTM（２．５ｖ）より高い反転電
位ＶTHに設定されている。また、ＣＭＯＳインバータｉ
ｖ１はＣＭＯＳインバータｉｖ０の出力を受ける波形整
形および出力安定用のものである。ＭＯＳトランジスタ
ｔｒ０は、抵抗ｒ０を介してドレインを電源ＶＤＤ（５
ｖ）に接続されるとともにゲートにＣＭＯＳインバータ
ｉｖ１の出力を受けてオン、オフされ、抵抗ｒ０との接
続点ＶB の電位を変化させる。容量素子ｃ０はＭＯＳト
ランジスタｔｒ０と抵抗ｒ０との接続点ＶB に一方の端
子を接続されるとともに他方の端子を電源ＶＤＤに接続
されており、接続点ＶB の電位変化の立ち上がりを遅延
させる。ＣＭＯＳインバータｉｖ２は接続点ＶB に入力
端子を接続され、接続点ＶB の電位に応じて後述する変
更回路に出力を発する。ＣＭＯＳインバータｉｖ３はＣ
ＭＯＳインバータｉｖ２の出力を受け、この出力を反転
した出力を変更回路に出力を発する。ここで、ＣＭＯＳ
インバータｉｖ２からの出力と、ＣＭＯＳインバータｉ
ｖ３からの反転出力とは後述する変更回路に出力され発
振初期状態の検出信号として用いられる。後述するよう
に、発振初期の状態では、ＣＭＯＳインバータｉｖ２か
らは“Ｌ”が出力され、ＣＭＯＳインバータｉｖ３から
は“Ｈ”が出力されることとなる。
発振の初期状態を検出する。この発振検出回路５は、Ｃ
ＭＯＳインバータｉｖ０〜ｉｖ３と、Ｎチャネル型のＭ
ＯＳトランジスタｔｒ０、抵抗ｒ０、容量素子ｃ０とよ
り構成される。ＣＭＯＳインバータｉｖ０はＣＭＯＳイ
ンバータ１の反転電位ＶTM（２．５ｖ）より高い反転電
位ＶTHに設定されている。また、ＣＭＯＳインバータｉ
ｖ１はＣＭＯＳインバータｉｖ０の出力を受ける波形整
形および出力安定用のものである。ＭＯＳトランジスタ
ｔｒ０は、抵抗ｒ０を介してドレインを電源ＶＤＤ（５
ｖ）に接続されるとともにゲートにＣＭＯＳインバータ
ｉｖ１の出力を受けてオン、オフされ、抵抗ｒ０との接
続点ＶB の電位を変化させる。容量素子ｃ０はＭＯＳト
ランジスタｔｒ０と抵抗ｒ０との接続点ＶB に一方の端
子を接続されるとともに他方の端子を電源ＶＤＤに接続
されており、接続点ＶB の電位変化の立ち上がりを遅延
させる。ＣＭＯＳインバータｉｖ２は接続点ＶB に入力
端子を接続され、接続点ＶB の電位に応じて後述する変
更回路に出力を発する。ＣＭＯＳインバータｉｖ３はＣ
ＭＯＳインバータｉｖ２の出力を受け、この出力を反転
した出力を変更回路に出力を発する。ここで、ＣＭＯＳ
インバータｉｖ２からの出力と、ＣＭＯＳインバータｉ
ｖ３からの反転出力とは後述する変更回路に出力され発
振初期状態の検出信号として用いられる。後述するよう
に、発振初期の状態では、ＣＭＯＳインバータｉｖ２か
らは“Ｌ”が出力され、ＣＭＯＳインバータｉｖ３から
は“Ｈ”が出力されることとなる。
【００１２】７は変更回路であり、発振検出回路６の出
力に応じてＣＭＯＳインバータ１の反転電位および相互
コンダクタンスを変更する。この変更回路６はＮチャネ
ル型のＭＯＳトランジスタｔｒ１〜ｔｒ３により構成さ
れる。ＭＯＳトランジスタｔｒ１のドレイン、ソースを
それぞれＣＭＯＳインバータ１の出力端子ＯＵＴ１、電
源ＶＳＳ（０ｖ）に接続してある。ＭＯＳトランジスタ
ｔｒ２のソース、ドレインをそれぞれＭＯＳトランジス
タｔｒ１のゲート、ＣＭＯＳインバータ１の入力端子Ｉ
Ｎ１に接続してあり、ゲートに発振検出回路６のＣＭＯ
Ｓインバータｉｖ３の出力を受けオン、オフされる。Ｍ
ＯＳトランジスタｔｒ３のドレイン、ソースをそれぞ
れ、ＭＯＳトランジスタｔｒ１のゲート、電源ＶＳＳに
接続してあり、ゲートに発振検出回路６のＣＭＯＳイン
バータｉｖ２の出力を受けオン、オフされる。後述する
ように発振初期状態では、変更回路５からの出力を受
け、ＭＯＳトランジスタｔｒ２、ｔｒ３がそれぞれオ
ン、オフとされることにより、ＭＯＳトランジスタｔｒ
１が作動してＣＭＯＳインバータ１の反転電位および相
互コンダクタンスを変更する。逆に定常発振状態ではＭ
ＯＳトランジスタｔｒ２、ｔｒ３がそれぞれオフ、オン
とされるこにより、ＭＯＳトランジスタｔｒ１がオフと
なり、発振部ＯＳＣから遮断される。
力に応じてＣＭＯＳインバータ１の反転電位および相互
コンダクタンスを変更する。この変更回路６はＮチャネ
ル型のＭＯＳトランジスタｔｒ１〜ｔｒ３により構成さ
れる。ＭＯＳトランジスタｔｒ１のドレイン、ソースを
それぞれＣＭＯＳインバータ１の出力端子ＯＵＴ１、電
源ＶＳＳ（０ｖ）に接続してある。ＭＯＳトランジスタ
ｔｒ２のソース、ドレインをそれぞれＭＯＳトランジス
タｔｒ１のゲート、ＣＭＯＳインバータ１の入力端子Ｉ
Ｎ１に接続してあり、ゲートに発振検出回路６のＣＭＯ
Ｓインバータｉｖ３の出力を受けオン、オフされる。Ｍ
ＯＳトランジスタｔｒ３のドレイン、ソースをそれぞ
れ、ＭＯＳトランジスタｔｒ１のゲート、電源ＶＳＳに
接続してあり、ゲートに発振検出回路６のＣＭＯＳイン
バータｉｖ２の出力を受けオン、オフされる。後述する
ように発振初期状態では、変更回路５からの出力を受
け、ＭＯＳトランジスタｔｒ２、ｔｒ３がそれぞれオ
ン、オフとされることにより、ＭＯＳトランジスタｔｒ
１が作動してＣＭＯＳインバータ１の反転電位および相
互コンダクタンスを変更する。逆に定常発振状態ではＭ
ＯＳトランジスタｔｒ２、ｔｒ３がそれぞれオフ、オン
とされるこにより、ＭＯＳトランジスタｔｒ１がオフと
なり、発振部ＯＳＣから遮断される。
【００１３】以上の構成は水晶振動子４を除き共通の基
板上に集積化することとするが、これに限らず、負荷容
量２、帰還抵抗３を外付けするようにしてもよく様々に
変更可能である。
板上に集積化することとするが、これに限らず、負荷容
量２、帰還抵抗３を外付けするようにしてもよく様々に
変更可能である。
【００１４】次に本例の動作について図２の波形図を参
照しながら説明する。まず電源投入直後の発振初期状態
では、ＣＭＯＳインバータ１は微小振幅の発振出力を生
じる。この発振出力は、出力バッファ用のＣＭＯＳイン
バータ５に出力されるとともに、発振検出回路６のＣＭ
ＯＳインバータｉｖ０に出力される。ＣＭＯＳインバー
タｉｖ０の反転電位ＶTHはＣＭＯＳインバータ１の反転
電位ＶTMより高く設定されており、このとき、発振出力
の振幅電位は反転電位ＶTHより低く、図２のｉｖ０に示
すように、ＣＭＯＳインバータｉｖ０は“Ｈ”を出力す
る。これにより、ＣＭＯＳインバータｉｖ１が“Ｌ”を
出力しＭＯＳトランジスタｔｒ０がオフとされる。この
ため、図２のＶB に示すように、接続点ＶB が“Ｈ”に
保持され、ＣＭＯＳインバータｉｖ２、ｉｖ３からはそ
れぞれ、“Ｌ”、“Ｈ”が変更回路７に出力される。発
振検出回路６の出力を受けた変更回路７では、ＭＯＳト
ランジスタｔｒ２は、ゲートにＣＭＯＳインバータｉｖ
３からの出力“Ｈ”を受けてオンとなり、ＭＯＳトラン
ジスタｔｒ３は、ゲートにＣＭＯＳインバータｉｖ２か
らの出力を受けてオフとなる。ここで、ＭＯＳトランジ
スタｔｒ２のオン抵抗は帰還抵抗３に比べて十分小さい
値に設定されており、ＣＭＯＳインバータ１の入力端子
ＩＮ１に入力される信号が、ＭＯＳトランジスタｔｒ１
のゲートに入力される。これにより、等価的にＣＭＯＳ
インバータ１の反転電位ＶTMがこれより低い値ＶTLに変
更されるとともに、相互コンダクタンスが増加する。こ
れにより、ＣＭＯＳインバータ１の負性抵抗が増加して
発振し易くなる。また、この発振初期状態では、ＣＭＯ
Ｓインバータ１は図２のＯＵＴ１に示すように反転電位
ＶTLを中心として発振を行なうこととなる。ここで、出
力バッファ用のＣＭＯＳインバータ５の反転電位をＶTM
とすると、図２のＯＵＴ５に示すようにＣＭＯＳインバ
ータ５の出力端子ＯＵＴ５は“Ｈ”に保持され、ＣＭＯ
Ｓインバータ１からの発振出力は後段回路に出力され
ず、ＣＭＯＳインバータ１は後段回路の影響を受けるこ
となく安定した発振動作が可能となる。
照しながら説明する。まず電源投入直後の発振初期状態
では、ＣＭＯＳインバータ１は微小振幅の発振出力を生
じる。この発振出力は、出力バッファ用のＣＭＯＳイン
バータ５に出力されるとともに、発振検出回路６のＣＭ
ＯＳインバータｉｖ０に出力される。ＣＭＯＳインバー
タｉｖ０の反転電位ＶTHはＣＭＯＳインバータ１の反転
電位ＶTMより高く設定されており、このとき、発振出力
の振幅電位は反転電位ＶTHより低く、図２のｉｖ０に示
すように、ＣＭＯＳインバータｉｖ０は“Ｈ”を出力す
る。これにより、ＣＭＯＳインバータｉｖ１が“Ｌ”を
出力しＭＯＳトランジスタｔｒ０がオフとされる。この
ため、図２のＶB に示すように、接続点ＶB が“Ｈ”に
保持され、ＣＭＯＳインバータｉｖ２、ｉｖ３からはそ
れぞれ、“Ｌ”、“Ｈ”が変更回路７に出力される。発
振検出回路６の出力を受けた変更回路７では、ＭＯＳト
ランジスタｔｒ２は、ゲートにＣＭＯＳインバータｉｖ
３からの出力“Ｈ”を受けてオンとなり、ＭＯＳトラン
ジスタｔｒ３は、ゲートにＣＭＯＳインバータｉｖ２か
らの出力を受けてオフとなる。ここで、ＭＯＳトランジ
スタｔｒ２のオン抵抗は帰還抵抗３に比べて十分小さい
値に設定されており、ＣＭＯＳインバータ１の入力端子
ＩＮ１に入力される信号が、ＭＯＳトランジスタｔｒ１
のゲートに入力される。これにより、等価的にＣＭＯＳ
インバータ１の反転電位ＶTMがこれより低い値ＶTLに変
更されるとともに、相互コンダクタンスが増加する。こ
れにより、ＣＭＯＳインバータ１の負性抵抗が増加して
発振し易くなる。また、この発振初期状態では、ＣＭＯ
Ｓインバータ１は図２のＯＵＴ１に示すように反転電位
ＶTLを中心として発振を行なうこととなる。ここで、出
力バッファ用のＣＭＯＳインバータ５の反転電位をＶTM
とすると、図２のＯＵＴ５に示すようにＣＭＯＳインバ
ータ５の出力端子ＯＵＴ５は“Ｈ”に保持され、ＣＭＯ
Ｓインバータ１からの発振出力は後段回路に出力され
ず、ＣＭＯＳインバータ１は後段回路の影響を受けるこ
となく安定した発振動作が可能となる。
【００１５】以上のように、発振初期状態から、次第に
ＣＭＯＳインバータ１の発振出力が増大しＣＭＯＳイン
バータ５の反転電位ＶTMを超えると、ＣＭＯＳインバー
タ５から図２のＯＵＴ５に示すように発振出力を発生し
始める。続いて、ＣＭＯＳインバータ１の発振出力が発
振検出回路６のＣＭＯＳインバータｉｖ０の反転電位Ｖ
THを超えると、ＣＭＯＳインバータｉｖ０の出力が
“Ｌ”、ＣＭＯＳインバータｉｖ１の出力が“Ｈ”とな
り、ＭＯＳトランジスタｔｒ０がオンとなり、接続点Ｖ
B の電位が降下する。再び、ＣＭＯＳインバータ１の発
振出力がＣＭＯＳインバータｉｖ０の反転電位ＶTH以下
になると、ＭＯＳトランジスタｔｒ０がオフとなり、接
続点ＶB の電位が上昇するが、容量素子ｃ０および抵抗
ｒ０により、その立上がりが遅延され、次にＣＭＯＳイ
ンバータ１の発振出力が反転電位ＶTHを超えたときに接
続点ＶB の電位が元の電位にならないように設定されて
いる。このため、ＣＭＯＳインバータ１の発振出力が増
大し、反転電位ＶTHを超える毎に接続点ＶB の電位は次
第に低くくなる。このようにＣＭＯＳインバータ１の発
振出力の振幅が増大していくと、図２のＶB のタイミン
グｔｈに示すように、接続点ＶB の電位が発振検出回路
６のＣＭＯＳインバータｉｖ２の反転電位ＶTMより低く
なる、すなわち“Ｌ”になると、ＣＭＯＳインバータｉ
ｖ２、ｉｖ３がそれぞれ“Ｈ”、“Ｌ”を出力するよう
になる。すなわち、この出力により、発振部ＯＳＣの動
作が発振初期状態から定常発振状態に移行することとな
る。このような発振検出回路６の出力を受けた変更回路
７では、ＭＯＳトランジスタｔｒ２、ｔｒ３がそれぞれ
オフ、オンとなり、ＭＯＳトランジスタｔｒ３がオンと
されることにより、ＭＯＳトランジスタｔｒ１がオフと
なり、ＣＭＯＳインバータ１の反転電位がＶTMとなり、
相互コンダクタンスが減じられ、発振部ＯＳＣのみで定
常発振が行なわれることとなる。この定常発振状態で
は、発振部ＯＳＣのＣＭＯＳインバータ１と出力バッフ
ァ用のＣＭＯＳインバータ５の反転電位がともにＶTMで
一致しているので、後段回路に送られる発振出力のデュ
ーティの悪化を避けることができる。また、ＣＭＯＳイ
ンバータ１の相互コンダクタンスが減じられているの
で、消費電流も発振初期状態に比べ抑えられたものとな
る。
ＣＭＯＳインバータ１の発振出力が増大しＣＭＯＳイン
バータ５の反転電位ＶTMを超えると、ＣＭＯＳインバー
タ５から図２のＯＵＴ５に示すように発振出力を発生し
始める。続いて、ＣＭＯＳインバータ１の発振出力が発
振検出回路６のＣＭＯＳインバータｉｖ０の反転電位Ｖ
THを超えると、ＣＭＯＳインバータｉｖ０の出力が
“Ｌ”、ＣＭＯＳインバータｉｖ１の出力が“Ｈ”とな
り、ＭＯＳトランジスタｔｒ０がオンとなり、接続点Ｖ
B の電位が降下する。再び、ＣＭＯＳインバータ１の発
振出力がＣＭＯＳインバータｉｖ０の反転電位ＶTH以下
になると、ＭＯＳトランジスタｔｒ０がオフとなり、接
続点ＶB の電位が上昇するが、容量素子ｃ０および抵抗
ｒ０により、その立上がりが遅延され、次にＣＭＯＳイ
ンバータ１の発振出力が反転電位ＶTHを超えたときに接
続点ＶB の電位が元の電位にならないように設定されて
いる。このため、ＣＭＯＳインバータ１の発振出力が増
大し、反転電位ＶTHを超える毎に接続点ＶB の電位は次
第に低くくなる。このようにＣＭＯＳインバータ１の発
振出力の振幅が増大していくと、図２のＶB のタイミン
グｔｈに示すように、接続点ＶB の電位が発振検出回路
６のＣＭＯＳインバータｉｖ２の反転電位ＶTMより低く
なる、すなわち“Ｌ”になると、ＣＭＯＳインバータｉ
ｖ２、ｉｖ３がそれぞれ“Ｈ”、“Ｌ”を出力するよう
になる。すなわち、この出力により、発振部ＯＳＣの動
作が発振初期状態から定常発振状態に移行することとな
る。このような発振検出回路６の出力を受けた変更回路
７では、ＭＯＳトランジスタｔｒ２、ｔｒ３がそれぞれ
オフ、オンとなり、ＭＯＳトランジスタｔｒ３がオンと
されることにより、ＭＯＳトランジスタｔｒ１がオフと
なり、ＣＭＯＳインバータ１の反転電位がＶTMとなり、
相互コンダクタンスが減じられ、発振部ＯＳＣのみで定
常発振が行なわれることとなる。この定常発振状態で
は、発振部ＯＳＣのＣＭＯＳインバータ１と出力バッフ
ァ用のＣＭＯＳインバータ５の反転電位がともにＶTMで
一致しているので、後段回路に送られる発振出力のデュ
ーティの悪化を避けることができる。また、ＣＭＯＳイ
ンバータ１の相互コンダクタンスが減じられているの
で、消費電流も発振初期状態に比べ抑えられたものとな
る。
【００１６】以上のように、本例は発振初期状態にあっ
ては、発振部ＯＳＣのＣＭＯＳインバータ１の反転電位
を低くするとともに、相互コンダクタンスを増加させる
ことで、負性抵抗を増加させて発振をし易くさせる。ま
た、このとき反転電位が出力バッファ用のＣＭＯＳイン
バータ５の反転電位ＶTMより低くされるので、ＣＭＯＳ
インバータ５の出力が“Ｈ”に保持され、発振出力が後
段回路に出力されないため、ＣＭＯＳインバータ１は後
段回路の影響を受けることなく安定した発振動作が可能
となる。また、定常発振状態にあっては、発振部ＯＳＣ
のＣＭＯＳインバータ１と出力バッファ用のＣＭＯＳイ
ンバータ５の反転電位がともにＶTMで一致しているの
で、後段回路に送られる発振出力のデューティの悪化を
避けることができる。また、ＣＭＯＳインバータ１の相
互コンダクタンスが発振初期状態に比べて減じられてい
るので、消費電流も抑えられる。発振初期状態で十分な
負性抵抗が得られるため、帰還抵抗３は従来のものと比
べ低い値のものが使用でき、消費電流を抑えることがで
きる。
ては、発振部ＯＳＣのＣＭＯＳインバータ１の反転電位
を低くするとともに、相互コンダクタンスを増加させる
ことで、負性抵抗を増加させて発振をし易くさせる。ま
た、このとき反転電位が出力バッファ用のＣＭＯＳイン
バータ５の反転電位ＶTMより低くされるので、ＣＭＯＳ
インバータ５の出力が“Ｈ”に保持され、発振出力が後
段回路に出力されないため、ＣＭＯＳインバータ１は後
段回路の影響を受けることなく安定した発振動作が可能
となる。また、定常発振状態にあっては、発振部ＯＳＣ
のＣＭＯＳインバータ１と出力バッファ用のＣＭＯＳイ
ンバータ５の反転電位がともにＶTMで一致しているの
で、後段回路に送られる発振出力のデューティの悪化を
避けることができる。また、ＣＭＯＳインバータ１の相
互コンダクタンスが発振初期状態に比べて減じられてい
るので、消費電流も抑えられる。発振初期状態で十分な
負性抵抗が得られるため、帰還抵抗３は従来のものと比
べ低い値のものが使用でき、消費電流を抑えることがで
きる。
【００１７】また、本発明は上記一実施例のものに限ら
れるものではなく、様々に変更可能である。例えば、図
３に示すようにも変更可能である。同図においても図１
と同一の番号は同一の構成要素を示してある。これは、
上記一実施例の変更回路７のＭＯＳトランジスタｔｒ２
に代わりトランスミッションゲートｇを用いたものであ
る。８は変更回路であり、ここでは、トランスミッショ
ンゲートｇを構成するＮチャネル型のＭＯＳトランジス
タｇ０のゲートに発振検出回路６のＣＭＯＳインバータ
ｉｖ３の出力が接続され、トランスミッションゲートｇ
を構成するＰチャネル型のＭＯＳトランジスタｇ１のゲ
ートに発振検出回路６のＣＭＯＳインバータｉｖ２の出
力が接続されることとなる。このようにしても上記一実
施例と同様の動作により同様の作用効果を示す。
れるものではなく、様々に変更可能である。例えば、図
３に示すようにも変更可能である。同図においても図１
と同一の番号は同一の構成要素を示してある。これは、
上記一実施例の変更回路７のＭＯＳトランジスタｔｒ２
に代わりトランスミッションゲートｇを用いたものであ
る。８は変更回路であり、ここでは、トランスミッショ
ンゲートｇを構成するＮチャネル型のＭＯＳトランジス
タｇ０のゲートに発振検出回路６のＣＭＯＳインバータ
ｉｖ３の出力が接続され、トランスミッションゲートｇ
を構成するＰチャネル型のＭＯＳトランジスタｇ１のゲ
ートに発振検出回路６のＣＭＯＳインバータｉｖ２の出
力が接続されることとなる。このようにしても上記一実
施例と同様の動作により同様の作用効果を示す。
【００１８】また、図４に示すようにも変更可能であ
る。同図においても図１と同一の番号は同一の構成要素
を示してある。これは上記一実施例の変更回路７の代わ
りに、Ｎチャネル型のＭＯＳトランジスタｔｒ４、５に
より構成された変更回路９を用いたものである。この変
更回路９は以下のように構成される。まず、ＭＯＳトラ
ンジスタｔｒ４のドレインをＣＭＯＳインバータ１の出
力端子ＯＵＴ１に接続し、そのゲートに発振検出回路６
のＣＭＯＳインバータｉｖ３の出力を接続してある。Ｍ
ＯＳトランジスタｔｒ４のソースにＭＯＳトランジスタ
ｔｒ５のドレインを接続してある。このＭＯＳトランジ
スタｔｒ５のソースに電源ＶＳＳを接続し、そのゲート
にＣＭＯＳインバータ１の入力端子ＩＮ１を接続してあ
る。また、ここで用いられる発振検出回路１０は図１の
例に示した発振検出回路６と同一構成要素からなるが、
発振検出回路６のようにＣＭＯＳインバータｉｖ２より
直に出力を変更回路に送ることはない。本例は、発振初
期状態では、ＣＭＯＳインバータｉｖ３の出力によりＭ
ＯＳトランジスタｔｒ４がオンとなり、ＭＯＳトランジ
スタｔｒ５のゲートにＣＭＯＳインバータ１の入力端子
ＩＮ１に入力される信号と同じ信号が、ＭＯＳトランジ
スタｔｒ５のゲートに入力されることとなり、図１の例
の場合と同様、ＣＭＯＳインバータ１の反転電位および
相互コンダクタンスが変更され、図１の例と同様の作用
効果を得る。
る。同図においても図１と同一の番号は同一の構成要素
を示してある。これは上記一実施例の変更回路７の代わ
りに、Ｎチャネル型のＭＯＳトランジスタｔｒ４、５に
より構成された変更回路９を用いたものである。この変
更回路９は以下のように構成される。まず、ＭＯＳトラ
ンジスタｔｒ４のドレインをＣＭＯＳインバータ１の出
力端子ＯＵＴ１に接続し、そのゲートに発振検出回路６
のＣＭＯＳインバータｉｖ３の出力を接続してある。Ｍ
ＯＳトランジスタｔｒ４のソースにＭＯＳトランジスタ
ｔｒ５のドレインを接続してある。このＭＯＳトランジ
スタｔｒ５のソースに電源ＶＳＳを接続し、そのゲート
にＣＭＯＳインバータ１の入力端子ＩＮ１を接続してあ
る。また、ここで用いられる発振検出回路１０は図１の
例に示した発振検出回路６と同一構成要素からなるが、
発振検出回路６のようにＣＭＯＳインバータｉｖ２より
直に出力を変更回路に送ることはない。本例は、発振初
期状態では、ＣＭＯＳインバータｉｖ３の出力によりＭ
ＯＳトランジスタｔｒ４がオンとなり、ＭＯＳトランジ
スタｔｒ５のゲートにＣＭＯＳインバータ１の入力端子
ＩＮ１に入力される信号と同じ信号が、ＭＯＳトランジ
スタｔｒ５のゲートに入力されることとなり、図１の例
の場合と同様、ＣＭＯＳインバータ１の反転電位および
相互コンダクタンスが変更され、図１の例と同様の作用
効果を得る。
【００１９】また、上述の各実施例において、ＣＭＯＳ
インバータ１の出力端子に直に水晶振動子４および負荷
容量２を接続せずに、制限抵抗（例えば、６ＫΩ程
度。）を介してこれらを接続することとしてもよい。こ
のようにすることで、ＣＭＯＳインバータ１の負荷が軽
減され、低消費電力化を進めことが可能となる。例え
ば、図１の例に示した回路構成では図５に示すように変
更することができる。同図において、図１に示したもの
と同じ番号は同じ構成要素を示してあり、ＣＭＯＳイン
バータ１の出力端子ＯＵＴ１に制限抵抗ＲＤを接続し、
この制限抵抗ＲＤを介して水晶振動子４およびコンデン
サ２を接続する。制限抵抗ＲＤと、負荷容量２と水晶振
動子４の接続点Ｖqcとの間に変更回路７のＭＯＳトラン
ジスタｔｒ１のドレインを接続してある。
インバータ１の出力端子に直に水晶振動子４および負荷
容量２を接続せずに、制限抵抗（例えば、６ＫΩ程
度。）を介してこれらを接続することとしてもよい。こ
のようにすることで、ＣＭＯＳインバータ１の負荷が軽
減され、低消費電力化を進めことが可能となる。例え
ば、図１の例に示した回路構成では図５に示すように変
更することができる。同図において、図１に示したもの
と同じ番号は同じ構成要素を示してあり、ＣＭＯＳイン
バータ１の出力端子ＯＵＴ１に制限抵抗ＲＤを接続し、
この制限抵抗ＲＤを介して水晶振動子４およびコンデン
サ２を接続する。制限抵抗ＲＤと、負荷容量２と水晶振
動子４の接続点Ｖqcとの間に変更回路７のＭＯＳトラン
ジスタｔｒ１のドレインを接続してある。
【００２０】また、上述の各実施例において、Ｎチャネ
ル型のＭＯＳトランジスタに代わり、Ｐチャネル型のＭ
ＯＳトランジスタを用いてもよい。例えば、図１の例に
示した回路構成では図６に示すように変更することがで
きる。同図において図１と同一の番号は同一の構成要素
を示してある。Ｎチャネル型のＭＯＳトランジスタｔｒ
０〜ｔｒ３の代わりにＰチャネル型のＭＯＳトランジス
タｔｒ’０〜ｔｒ’３を用い、この場合、電源ＶＳＳ
（０ｖ）に代わり電源ＶＤＤ（例えば、５ｖ）を各ＭＯ
Ｓトランジスタのソースに接続し、電源ＶＤＤ（５ｖ）
に代わり電源ＶＳＳ（０ｖ）を発振検出回路６の抵抗ｒ
０および容量素子ｃ０に接続することとなる。ここで１
１、１２はそれぞれ発振検出回路、変更回路である。こ
のようにしても図１の例と同様の動作により同様の作用
効果を示す。
ル型のＭＯＳトランジスタに代わり、Ｐチャネル型のＭ
ＯＳトランジスタを用いてもよい。例えば、図１の例に
示した回路構成では図６に示すように変更することがで
きる。同図において図１と同一の番号は同一の構成要素
を示してある。Ｎチャネル型のＭＯＳトランジスタｔｒ
０〜ｔｒ３の代わりにＰチャネル型のＭＯＳトランジス
タｔｒ’０〜ｔｒ’３を用い、この場合、電源ＶＳＳ
（０ｖ）に代わり電源ＶＤＤ（例えば、５ｖ）を各ＭＯ
Ｓトランジスタのソースに接続し、電源ＶＤＤ（５ｖ）
に代わり電源ＶＳＳ（０ｖ）を発振検出回路６の抵抗ｒ
０および容量素子ｃ０に接続することとなる。ここで１
１、１２はそれぞれ発振検出回路、変更回路である。こ
のようにしても図１の例と同様の動作により同様の作用
効果を示す。
【００２１】また、上記各実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
【００２２】
【発明の効果】本発明によれば、発振起動性が向上する
とともに、定常発振時の発振出力のデューティの悪化を
抑え、かつ、消費電流を低減することができる発振用集
積回路および発振回路を提供することが可能となる。
とともに、定常発振時の発振出力のデューティの悪化を
抑え、かつ、消費電流を低減することができる発振用集
積回路および発振回路を提供することが可能となる。
【図１】本発明の一実施例の構成を示す電気回路図。
【図２】図１の動作説明のための波形図。
【図３】本発明の第二実施例の構成を示す電気回路図。
【図４】本発明の第三実施例の構成を示す電気回路図。
【図５】本発明の第四実施例の構成を示す電気回路図。
【図６】本発明の第五実施例の構成を示す電気回路図。
【図７】従来の発振回路の構成を示す電気回路図。
【図８】図７の動作説明のための波形図。
１ ＣＭＯＳインバータ ２ 負荷容量 ３ 帰還抵抗 ４ 水晶振動子（圧電振動子） ＯＳＣ 発振部 ６ 発振検出回路 ７ 変更回路 ８ 変更回路 ９ 変更回路 １０ 発振検出回路 １１ 発振検出回路 １２ 変更回路
Claims (2)
- 【請求項１】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータに並列に接続される帰還抵抗と、上記ＣＭＯＳ
インバータの入力端子と出力端子のそれぞれに接続され
る負荷容量とからなる発振部を具備し、上記発振部に圧
電振動子を外付けして用いられる発振用集積回路におい
て、 上記発振部の発振の初期状態を検出する発振検出回路
と、この発振検出回路の出力に応じて上記ＣＭＯＳイン
バータの反転電位および相互コンダクタンスを変更する
変更回路とを具備することを特徴とする発振用集積回
路。 - 【請求項２】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの入出力間に接続された圧電振動子と、上記Ｃ
ＭＯＳインバータに並列に接続された帰還抵抗と、上記
ＣＭＯＳインバータの入力端子および出力端子のそれぞ
れに接続される負荷容量とからなる発振部を具備する発
振回路において、 上記発振部の発振の初期状態を検出する発振検出回路
と、この発振検出回路の出力に応じて上記ＣＭＯＳイン
バータの反転電位および相互コンダクタンスを変更する
変更回路とを具備することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330846A JP2684513B2 (ja) | 1993-12-27 | 1993-12-27 | 発振用集積回路および発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330846A JP2684513B2 (ja) | 1993-12-27 | 1993-12-27 | 発振用集積回路および発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193428A true JPH07193428A (ja) | 1995-07-28 |
| JP2684513B2 JP2684513B2 (ja) | 1997-12-03 |
Family
ID=18237194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330846A Expired - Lifetime JP2684513B2 (ja) | 1993-12-27 | 1993-12-27 | 発振用集積回路および発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684513B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237723A (ja) * | 2001-02-08 | 2002-08-23 | Nippon Precision Circuits Inc | 発振制御回路 |
| JP2007104050A (ja) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | 発振回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167806A (ja) * | 1990-10-31 | 1992-06-15 | Oki Micro Design Miyazaki:Kk | 発振装置 |
| JPH04291808A (ja) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | 発振制御回路 |
| JPH07154143A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | 発振回路 |
-
1993
- 1993-12-27 JP JP5330846A patent/JP2684513B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167806A (ja) * | 1990-10-31 | 1992-06-15 | Oki Micro Design Miyazaki:Kk | 発振装置 |
| JPH04291808A (ja) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | 発振制御回路 |
| JPH07154143A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | 発振回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237723A (ja) * | 2001-02-08 | 2002-08-23 | Nippon Precision Circuits Inc | 発振制御回路 |
| JP2007104050A (ja) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | 発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2684513B2 (ja) | 1997-12-03 |
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