JPH0719480B2 - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
- Publication number
- JPH0719480B2 JPH0719480B2 JP61140687A JP14068786A JPH0719480B2 JP H0719480 B2 JPH0719480 B2 JP H0719480B2 JP 61140687 A JP61140687 A JP 61140687A JP 14068786 A JP14068786 A JP 14068786A JP H0719480 B2 JPH0719480 B2 JP H0719480B2
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- JP
- Japan
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- fet
- terminal
- gate
- source
- fetq
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical group [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ・デジタル変換器に利用されるサン
プル・ホールド回路に関するものである。
プル・ホールド回路に関するものである。
従来の技術 近年、サンプル・ホールド回路、高品位テレビシステム
や光通信におけるPCM伝送等の高速のアナログ／デジタ
ル変換器に不可欠な回路となってきている。
や光通信におけるPCM伝送等の高速のアナログ／デジタ
ル変換器に不可欠な回路となってきている。
以下図面を参照しながら、上述した従来のサンプル・ホ
ールド回路の一例について説明する。第２図は、従来の
サンプル・ホールド回路の回路図を示すものである。第
２図において、１は入力端子、２は低出力低抗アンプ、
３は高入力抵抗アンプ、４は出力端子である。Ｑはガリ
ウムヒ素ショットキーゲート型FET（以下FETという）
で、端子５はドレイン、端子６はソース、端子７はゲー
トである。８は低抗で、端子５と７の間に挿入され、９
はダイオードで、アノードがFETQのゲートの端子７に接
続されている。10はサンプル・ホールドのクロックで、
ダイオード９のカソードに接続されている。11はコンデ
ンサで、FETQのソースの端子６とアース間に接続されて
いる。
ールド回路の一例について説明する。第２図は、従来の
サンプル・ホールド回路の回路図を示すものである。第
２図において、１は入力端子、２は低出力低抗アンプ、
３は高入力抵抗アンプ、４は出力端子である。Ｑはガリ
ウムヒ素ショットキーゲート型FET（以下FETという）
で、端子５はドレイン、端子６はソース、端子７はゲー
トである。８は低抗で、端子５と７の間に挿入され、９
はダイオードで、アノードがFETQのゲートの端子７に接
続されている。10はサンプル・ホールドのクロックで、
ダイオード９のカソードに接続されている。11はコンデ
ンサで、FETQのソースの端子６とアース間に接続されて
いる。
以上のように構成されたサンプル・ールド回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
まず、クロック10が「Ｈ」の時、ダイオード９は逆バイ
アスとなり、FETQのゲートの端子７は抵抗８を介して高
電位となり、FETQはオンとなる。この結果、入力端子１
の信号は低出力抵抗アンプ２とFETQを通って、コンデン
サ11を充電し、サンプル動作が行なわれる。
アスとなり、FETQのゲートの端子７は抵抗８を介して高
電位となり、FETQはオンとなる。この結果、入力端子１
の信号は低出力抵抗アンプ２とFETQを通って、コンデン
サ11を充電し、サンプル動作が行なわれる。
次にクロック10が「Ｌ」の時、FETQのゲート７は低電位
となるため、FETQはオフとなり、コンデンサ11の電圧は
そのまま保持される。この電圧は、高入力抵抗アンプ３
によって検出され、出力端子４に出力されて、ホールド
動作が行なわれる。
となるため、FETQはオフとなり、コンデンサ11の電圧は
そのまま保持される。この電圧は、高入力抵抗アンプ３
によって検出され、出力端子４に出力されて、ホールド
動作が行なわれる。
発明が解決しようとする問題点 しかしながら上記のような構成では、入力端子１に印加
された電圧が正の時は、コンデンサ11は高速で充電され
るのに対し、入力端子１の電圧が負の時は、コンデンサ
11の放電が遅いという問題点を有していた。これは、入
力端子１の印加電圧が正の時には、FETQのゲートの端子
７とソースの端子６間の電圧は、ショットキー接合のビ
ルトイン電圧（約0.7V）程度となり、FETQは深くオン
し、低いオン抵抗を有するが、入力端子１の印加電圧が
負の時には、回路的に、端子５はFETQのソース、端子６
がFETQのドレインとなるため、FETQのゲートの端子７と
ソースの端子５間の電圧は0Vとなり、FETQは深くオンし
ないからである。この結果、入力信号が正か負かで、サ
ンプルされる速度が異なり、高速のサンプル動作が困難
という問題点を有していた。
された電圧が正の時は、コンデンサ11は高速で充電され
るのに対し、入力端子１の電圧が負の時は、コンデンサ
11の放電が遅いという問題点を有していた。これは、入
力端子１の印加電圧が正の時には、FETQのゲートの端子
７とソースの端子６間の電圧は、ショットキー接合のビ
ルトイン電圧（約0.7V）程度となり、FETQは深くオン
し、低いオン抵抗を有するが、入力端子１の印加電圧が
負の時には、回路的に、端子５はFETQのソース、端子６
がFETQのドレインとなるため、FETQのゲートの端子７と
ソースの端子５間の電圧は0Vとなり、FETQは深くオンし
ないからである。この結果、入力信号が正か負かで、サ
ンプルされる速度が異なり、高速のサンプル動作が困難
という問題点を有していた。
本発明は上記問題点に鑑み、入力信号電圧が正，負どち
らの場合も高速のサンプリングが可能なサンプル・ホー
ルド回路を提供するものである。
らの場合も高速のサンプリングが可能なサンプル・ホー
ルド回路を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明のサンプル・ホール
ド回路は、第１のFETのドレインが低出力抵抗アンプを
介して入力端子に接続され、第１のFETのソースが高入
力抵抗アンプを介して出力端子に接続され、第１のFET
のドレインとゲート間に第１の抵抗が接続され、第１の
FETのソースとゲート間に第２の抵抗と第２のFETのドレ
インとソースが直列接続され、第１と第２のFETのゲー
トがクロックで駆動される直列ダイオード回路に接続さ
れ、第１のFETのソースとアース間にコンデンサが接続
された回路構成を有する。
ド回路は、第１のFETのドレインが低出力抵抗アンプを
介して入力端子に接続され、第１のFETのソースが高入
力抵抗アンプを介して出力端子に接続され、第１のFET
のドレインとゲート間に第１の抵抗が接続され、第１の
FETのソースとゲート間に第２の抵抗と第２のFETのドレ
インとソースが直列接続され、第１と第２のFETのゲー
トがクロックで駆動される直列ダイオード回路に接続さ
れ、第１のFETのソースとアース間にコンデンサが接続
された回路構成を有する。
作用 本発明は上記した構成によって、クロック信号が「Ｈ」
のとき、入力信号が正でも負でも常に第１のFETのゲー
トとソースにはショットキー接合のビルトイン電圧に近
い電圧がかかるので、第１のFETのオン抵抗は小さくな
る。従って、正，負どちらの入力に対しても高速のサン
プル動作を実現することができる。
のとき、入力信号が正でも負でも常に第１のFETのゲー
トとソースにはショットキー接合のビルトイン電圧に近
い電圧がかかるので、第１のFETのオン抵抗は小さくな
る。従って、正，負どちらの入力に対しても高速のサン
プル動作を実現することができる。
実施例 以下本発明の一実施例のサンプル・ホールド回路につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図は本発明の実施例におけるサンプル・ホールドの
回路図を示すものである。第１図において、１は入力端
子、２は低出力抵抗アンプ、３は高入力抵抗アンプ、４
は出力端子である。Q1,Q2はガリウムヒ素のショットキ
ーゲート型FETである。FETQ1のドレインの端子５は、低
出力抵抗アンプ２の出力端子に接続され、FETQ1のソー
スの端子６は高入力抵抗アンプ３に接続されている。８
は抵抗で、FETQ1のゲートの端子７とドレインの端子５
の間に挿入されている。12は抵抗で、FETQ1のソースの
端子６とFETQ2のソースの端子13の間に挿入されてい
る。FETQ2のドレインとFETQ1のゲートは端子７で共通接
続され、さらに１個以上のダイオードから成る直列ダイ
オード回路14のアノードに接続されている。FETQ2のゲ
ートは直列ダイオード14のカソードに接続され、さらに
直列接続されたダイオード９を介してクロック10に接続
されている。コンデンサ11はFETQ1のソース端子６とア
ース間に接続されている。抵抗15はFETQ2のドレインの
端子７とFETQ2のゲート間に接続されている。
回路図を示すものである。第１図において、１は入力端
子、２は低出力抵抗アンプ、３は高入力抵抗アンプ、４
は出力端子である。Q1,Q2はガリウムヒ素のショットキ
ーゲート型FETである。FETQ1のドレインの端子５は、低
出力抵抗アンプ２の出力端子に接続され、FETQ1のソー
スの端子６は高入力抵抗アンプ３に接続されている。８
は抵抗で、FETQ1のゲートの端子７とドレインの端子５
の間に挿入されている。12は抵抗で、FETQ1のソースの
端子６とFETQ2のソースの端子13の間に挿入されてい
る。FETQ2のドレインとFETQ1のゲートは端子７で共通接
続され、さらに１個以上のダイオードから成る直列ダイ
オード回路14のアノードに接続されている。FETQ2のゲ
ートは直列ダイオード14のカソードに接続され、さらに
直列接続されたダイオード９を介してクロック10に接続
されている。コンデンサ11はFETQ1のソース端子６とア
ース間に接続されている。抵抗15はFETQ2のドレインの
端子７とFETQ2のゲート間に接続されている。
以上のように構成されたサンプル・ホールド回路につい
て、以下第１図を用いてその動作を説明する。
て、以下第１図を用いてその動作を説明する。
クロック10が「Ｈ」で、入力端子１の電圧が正の時、ダ
イオード９や直列ダイオード回路14は逆バイアス状態と
なるので、FETQ1のゲートはクロック10に対してはオー
プンとなり、FETQ1のゲート電圧は、抵抗８を通ってシ
ョットキー接合に流れる順方向電流で決まってしまう。
つまりFETQ1のゲートの端子７とソースの端子６間の電
圧は、ショットキー接合のビルトイン電圧（約0.7V）近
くになり、FETQ1は深くオンし、低オン抵抗を示す。従
って低出力抵抗アンプ２は高速で、コンデンサ11を充電
できる。また、入力端子１の電圧が負の時は、回路的に
端子６がFETQ1のドレイン、端子５がFETQ1のソースとな
り、抵抗12とFETQ2を介して、FETQ1のゲートが順バイア
スされる。従ってこの時も、FETQ1のゲートの端子７と
ソースの端子５との間の電圧は約0.7Vとなり、FETQ1は
深くオンする。従って低出力抵抗アンプ２は、高速でコ
ンデンサ11を放電することができる。
イオード９や直列ダイオード回路14は逆バイアス状態と
なるので、FETQ1のゲートはクロック10に対してはオー
プンとなり、FETQ1のゲート電圧は、抵抗８を通ってシ
ョットキー接合に流れる順方向電流で決まってしまう。
つまりFETQ1のゲートの端子７とソースの端子６間の電
圧は、ショットキー接合のビルトイン電圧（約0.7V）近
くになり、FETQ1は深くオンし、低オン抵抗を示す。従
って低出力抵抗アンプ２は高速で、コンデンサ11を充電
できる。また、入力端子１の電圧が負の時は、回路的に
端子６がFETQ1のドレイン、端子５がFETQ1のソースとな
り、抵抗12とFETQ2を介して、FETQ1のゲートが順バイア
スされる。従ってこの時も、FETQ1のゲートの端子７と
ソースの端子５との間の電圧は約0.7Vとなり、FETQ1は
深くオンする。従って低出力抵抗アンプ２は、高速でコ
ンデンサ11を放電することができる。
またクロック10が「Ｌ」の時、FETQ1のゲート電位は下
がり、FETQ1はオフとなる。FETQ2のゲートは直列ダイオ
ード回路14によって、FETQ1のゲート電位よりも十分低
いので、FETQ2もオフ状態となる。従ってコンデンサ11
の電位は一定に保たれホールド動作となり、高入力抵抗
アンプ３で、コンデンサ11の電圧を検出することができ
る。
がり、FETQ1はオフとなる。FETQ2のゲートは直列ダイオ
ード回路14によって、FETQ1のゲート電位よりも十分低
いので、FETQ2もオフ状態となる。従ってコンデンサ11
の電位は一定に保たれホールド動作となり、高入力抵抗
アンプ３で、コンデンサ11の電圧を検出することができ
る。
ここで抵抗15は、FETQ2のオン動作を促す。抵抗8,12,15
は100〜10KΩ、コンデンサ11の容量は１〜100pFであ
る。直列ダイオード回路14のダイオード数は、FETQ2の
ピンチオフ電圧より大きな電圧降下が、直列ダイオード
回路14で生じるように決める。
は100〜10KΩ、コンデンサ11の容量は１〜100pFであ
る。直列ダイオード回路14のダイオード数は、FETQ2の
ピンチオフ電圧より大きな電圧降下が、直列ダイオード
回路14で生じるように決める。
以上のように本実施例によれば、正，負どちらの入力に
対しても、スイッチ用FETを深くオンさせることがで
き、高速のサンプル動作を実現できる。
対しても、スイッチ用FETを深くオンさせることがで
き、高速のサンプル動作を実現できる。
発明の効果 以上のように本発明は、第１のFETのドレインとゲート
間に抵抗を挿入し、第１のFETのソースとゲート間に抵
抗と第２のFETを直列に挿入したことにより、正，負両
極性の入力信号に対し、高速のサンプル動作を実現する
ことができる。
間に抵抗を挿入し、第１のFETのソースとゲート間に抵
抗と第２のFETを直列に挿入したことにより、正，負両
極性の入力信号に対し、高速のサンプル動作を実現する
ことができる。
第１図は本発明の実施例におけるサンプル・ホールド回
路の回路図、第２図は従来のサンプル・ホールド回路の
回路図である。 Q1,Q2……ガリウムヒ素ショットキーゲート型FET、8,1
2,15……抵抗、９……ダイオード、11……コンデンサ、
14……直列ダイオード回路。
路の回路図、第２図は従来のサンプル・ホールド回路の
回路図である。 Q1,Q2……ガリウムヒ素ショットキーゲート型FET、8,1
2,15……抵抗、９……ダイオード、11……コンデンサ、
14……直列ダイオード回路。
Claims (1)
- 【請求項１】入力端子と第１のFETのドレイン間に低出
力抵抗アンプが接続され、前記第１のFETのドレインと
ゲート間に第１の抵抗が接続され、前記第１のFETのソ
ースに第２の抵抗を介して第２のFETのソースが接続さ
れ、前記第１のFETのゲートに前記第２のFETのドレイン
が接続され、前記第１のFETのソースとアース間にコン
デンサが接続され、前記第１のFETのソースと出力端子
間に高入力抵抗アンプが接続されるとともに前記第１と
第２のFETのゲートにクロックで駆動される直列ダイオ
ード回路が接続されたこのを特徴とするサンプル・ホー
ルド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140687A JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140687A JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298099A JPS62298099A (ja) | 1987-12-25 |
| JPH0719480B2 true JPH0719480B2 (ja) | 1995-03-06 |
Family
ID=15274417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140687A Expired - Lifetime JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719480B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187443A (ja) * | 2007-01-30 | 2008-08-14 | Yokogawa Electric Corp | スイッチ回路及びアッテネータ |
-
1986
- 1986-06-17 JP JP61140687A patent/JPH0719480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298099A (ja) | 1987-12-25 |
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