JPS62298099A - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
- Publication number
- JPS62298099A JPS62298099A JP61140687A JP14068786A JPS62298099A JP S62298099 A JPS62298099 A JP S62298099A JP 61140687 A JP61140687 A JP 61140687A JP 14068786 A JP14068786 A JP 14068786A JP S62298099 A JPS62298099 A JP S62298099A
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- JP
- Japan
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- gate
- source
- voltage
- resistor
- capacitor
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- Granted
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、アナログ・デジタル変換器に利用されるサン
プル・ホールド回路に関するものである。
プル・ホールド回路に関するものである。
従来の技術
近年、サンプル・ホールド回路は、高品位テレビシステ
ムや光通信におけるＰＧＭ伝送等の高速のアナログ／デ
ジタル変換器に不可欠な回路となってきている。
ムや光通信におけるＰＧＭ伝送等の高速のアナログ／デ
ジタル変換器に不可欠な回路となってきている。
以下図面を参照しながら、上述した従来のサンプル・ホ
ールド回路の一例について説明する。第２図は、従来の
サンプル・ホールド回路の回路図を示すものである。第
２図において、１は入力端子、２は低出力抵抗アンプ、
３は高入力抵抗アンプ、４は出力端子である。Ｑはガリ
ウムヒ素ショットキーゲート型ＦＩＣＴ（以下ＦＫＴと
いう）で、５はドレイン、６はソース、７はゲートであ
る。
ールド回路の一例について説明する。第２図は、従来の
サンプル・ホールド回路の回路図を示すものである。第
２図において、１は入力端子、２は低出力抵抗アンプ、
３は高入力抵抗アンプ、４は出力端子である。Ｑはガリ
ウムヒ素ショットキーゲート型ＦＩＣＴ（以下ＦＫＴと
いう）で、５はドレイン、６はソース、７はゲートであ
る。
８は抵抗で、５と７の間に挿入され、９はダイオードで
、アノードがＦＥＴＱのゲート７に接続きれている。１
０はサンプル・ホールドのクロックで、ダイオード９の
カソードに接続されている。
、アノードがＦＥＴＱのゲート７に接続きれている。１
０はサンプル・ホールドのクロックで、ダイオード９の
カソードに接続されている。
１１はコンデンサで、ＦＫＴＱのソース６とアース間に
接続されている。
接続されている。
以上のように構成されたサンプル・ホールド回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
まず、クロック１０が「Ｈ」の時、ダイオード９は逆バ
イアスとなり、ＦＥＴＱのゲート７は抵抗８を介して高
電位となり、ＩＫＴはオンとなる。
イアスとなり、ＦＥＴＱのゲート７は抵抗８を介して高
電位となり、ＩＫＴはオンとなる。
この結果、入力端子１の信号は低出力抵抗アンプ２とＦ
ＫＴＱを通って、コンデンサ１１を充電し、サンプル動
作が行なわれる。
ＫＴＱを通って、コンデンサ１１を充電し、サンプル動
作が行なわれる。
次にクロック１０がｒＬＪＯ時、ＦＥＴＱのゲート７は
低電位となるため、ＦＩＣＴＱはオフとなり、コンデン
サ１１の電圧はそのまま保持される。
低電位となるため、ＦＩＣＴＱはオフとなり、コンデン
サ１１の電圧はそのまま保持される。
この電圧は、高入力抵抗アンプ３によって検出さｎ、出
力端子４に出力されて、ホールド動作が行なわれる。
力端子４に出力されて、ホールド動作が行なわれる。
発明が解決しようとする問題点
しかしながら上記のような構成では、入力端子１に印加
された電圧が正の時は、コンデンサ１１は高速で充電さ
れるのに対し、入力端子１の電圧が負の時は、コンデン
サ１１の放電が遅いという問題点全有していた。これは
、入力端子１の印加電圧が正の時には、ＦＥＴＱのゲー
ト７とソース６間の電圧は、ショットキー接合のビルト
イン電圧（約ｏ、ＴＶ）程度となり、ＦＩＣＴＱけ深く
オンし、低いオ、・抵抗を有するが、入力端子１の印加
電圧が負の時には、回路的に、６はＦＥＴＱのソース、
６がＦＸＴＱのドレインとなるため、ＦＥＴＱのゲート
７とソース５間の電圧ばＯｖとなり、ＦＲＴは深くオン
しないからである。この結果、入力信号が正か負かで、
サンプルされる速度が異なシ、高速のサンプル動作が困
難という問題点を有していた。
された電圧が正の時は、コンデンサ１１は高速で充電さ
れるのに対し、入力端子１の電圧が負の時は、コンデン
サ１１の放電が遅いという問題点全有していた。これは
、入力端子１の印加電圧が正の時には、ＦＥＴＱのゲー
ト７とソース６間の電圧は、ショットキー接合のビルト
イン電圧（約ｏ、ＴＶ）程度となり、ＦＩＣＴＱけ深く
オンし、低いオ、・抵抗を有するが、入力端子１の印加
電圧が負の時には、回路的に、６はＦＥＴＱのソース、
６がＦＸＴＱのドレインとなるため、ＦＥＴＱのゲート
７とソース５間の電圧ばＯｖとなり、ＦＲＴは深くオン
しないからである。この結果、入力信号が正か負かで、
サンプルされる速度が異なシ、高速のサンプル動作が困
難という問題点を有していた。
本発明は上記問題点に鑑み、入力信号電圧が正。
負どちらの場合も高速のサンプリングが可能なサンプル
・ホールド回路を提供するものである〇問題点を解決す
るための手段 上記問題点を解決するために本発明のサンプル・ホール
ド回路は、第１のＦＩＴのドレインが低出力抵抗アンプ
の出力に接続され、第１のＦＥＴのソースが高入力抵抗
アンプの入力に接続され、第１のＦＩＴのドレインとゲ
ート間に抵抗が接続され、第１のＦＩＣＴのソースとゲ
ート間に抵抗と第２のＦＩＣＴのドレインとソースが直
列接続され、第１と第２のＦＩＴのゲートがクロックに
接続され、第１のＦＩＴのソースとアース間にコンデン
サが接続された回路構成を有する。
・ホールド回路を提供するものである〇問題点を解決す
るための手段 上記問題点を解決するために本発明のサンプル・ホール
ド回路は、第１のＦＩＴのドレインが低出力抵抗アンプ
の出力に接続され、第１のＦＥＴのソースが高入力抵抗
アンプの入力に接続され、第１のＦＩＴのドレインとゲ
ート間に抵抗が接続され、第１のＦＩＣＴのソースとゲ
ート間に抵抗と第２のＦＩＣＴのドレインとソースが直
列接続され、第１と第２のＦＩＴのゲートがクロックに
接続され、第１のＦＩＴのソースとアース間にコンデン
サが接続された回路構成を有する。
作用
本発明は上記し定構成によって、クロック信号がｒＨＪ
のとき、入力信号が正でも負でも常に第１のＦＩＣＴの
ゲートとソースにはショットキー接合のビルトイン電圧
に近い電圧がかかるので、第１のＦＩＴのオン抵抗は小
さくなる。従って、正。
のとき、入力信号が正でも負でも常に第１のＦＩＣＴの
ゲートとソースにはショットキー接合のビルトイン電圧
に近い電圧がかかるので、第１のＦＩＴのオン抵抗は小
さくなる。従って、正。
負どちらの入力に対しても高速のサンプル動作を実現す
ることが出来る。
ることが出来る。
実施例
以下本発明の一実施例のサンプル・ホールド回路につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図は本発明の実施例におけるサンプル・ホールドの
回路図を示すものである。第１図において、１は入力端
子、２は低出力抵抗アンプ、３は高入力抵抗アンプ、４
１′ｉ出力端子である。Ｑ＋ 、 Ｑｌはガリウムヒ素
のショットキーゲート型ＦＥＴである。Ｑｌのドレイン
６は、低出力抵抗アンプ２の出力に接続され、Ｑｌのソ
ース６は高入力抵抗アンプ３に接続きれている。８は抵
抗で、Ｑｌのゲート７とドレイン５の間に挿入されてい
る。１２は抵抗で、Ｑｌのソース６とＱｌのソース１３
の間に挿入されている。ＱｌのドレインとＱｌのゲート
７は共通接続され、さらに１個以上のダイオードから成
る直列ダイオード回路１４のアノードに接続さ扛ている
。Ｑｌのゲートは直列ダイオード１４のカソードに接続
され、さらに直列接続さｎ之ダイオード９を介してクロ
ック１ｏに接続されている。コンデンサ１１はＱｌのソ
ース６とアース間に接続されている。抵抗１５はＱｌの
ドレイン７とＱｌのゲート間に接続されている。
回路図を示すものである。第１図において、１は入力端
子、２は低出力抵抗アンプ、３は高入力抵抗アンプ、４
１′ｉ出力端子である。Ｑ＋ 、 Ｑｌはガリウムヒ素
のショットキーゲート型ＦＥＴである。Ｑｌのドレイン
６は、低出力抵抗アンプ２の出力に接続され、Ｑｌのソ
ース６は高入力抵抗アンプ３に接続きれている。８は抵
抗で、Ｑｌのゲート７とドレイン５の間に挿入されてい
る。１２は抵抗で、Ｑｌのソース６とＱｌのソース１３
の間に挿入されている。ＱｌのドレインとＱｌのゲート
７は共通接続され、さらに１個以上のダイオードから成
る直列ダイオード回路１４のアノードに接続さ扛ている
。Ｑｌのゲートは直列ダイオード１４のカソードに接続
され、さらに直列接続さｎ之ダイオード９を介してクロ
ック１ｏに接続されている。コンデンサ１１はＱｌのソ
ース６とアース間に接続されている。抵抗１５はＱｌの
ドレイン７とＱｌのゲート間に接続されている。
以上のように構成されたサンプル・ホールド回路につい
て、以下第１図を用いてその動作を説明する。
て、以下第１図を用いてその動作を説明する。
クロック１ｏがｒＨＪで、入力端子１の電圧が正の時、
ダイオード９や直列ダイオード回路１４は逆バイアス状
態となるので、Ｑｌのゲートはクロック１０に対しては
オープンとなり、Ｑｌのゲート電圧は、抵抗８を通って
ショットキー凄合に流れる順方向電流で決まってしまう
。っま！７Ｑ１のゲート７とソース６間の電圧は、ショ
ットキー接合のビルトイン電圧（約０．７Ｖ）近くにな
り、Ｑｌは深くオンし、低オン抵抗を示す。従って低出
力抵抗アンプ２は高速で、コンデンサ１１を充電できる
。また、入力端子１の電圧が負の時は、回路的に６がＱ
ｌのドレイン、５がＱｌのソースとなジ、抵抗１２とＱ
２’に介して、Ｑｌのゲートが順バイアスされる。従っ
てこの時も、Ｑｌのゲート７とソース６との間の電圧は
約０．７Ｖとなり、Ｑｌは深くオンする。従って低出力
抵抗アンプ２は、高速でコンデンサ１１を放電すること
ができる。
ダイオード９や直列ダイオード回路１４は逆バイアス状
態となるので、Ｑｌのゲートはクロック１０に対しては
オープンとなり、Ｑｌのゲート電圧は、抵抗８を通って
ショットキー凄合に流れる順方向電流で決まってしまう
。っま！７Ｑ１のゲート７とソース６間の電圧は、ショ
ットキー接合のビルトイン電圧（約０．７Ｖ）近くにな
り、Ｑｌは深くオンし、低オン抵抗を示す。従って低出
力抵抗アンプ２は高速で、コンデンサ１１を充電できる
。また、入力端子１の電圧が負の時は、回路的に６がＱ
ｌのドレイン、５がＱｌのソースとなジ、抵抗１２とＱ
２’に介して、Ｑｌのゲートが順バイアスされる。従っ
てこの時も、Ｑｌのゲート７とソース６との間の電圧は
約０．７Ｖとなり、Ｑｌは深くオンする。従って低出力
抵抗アンプ２は、高速でコンデンサ１１を放電すること
ができる。
またクロック１ｏがｒＬＪＯ時、Ｑｌのゲート電位は下
がυ、Ｑｌはオフとなる。Ｑｚのゲートは直列ダイオー
ド回路１４によって、Ｑｌのゲート電位よりも十分低い
ので、Ｑｚもオフ状態となる。従ってコンデンサ１１の
電位は一定に保たれホールド動作となり、高入力抵抗ア
ンプ３で、コンデンサ１１の電圧を検出することができ
る。
がυ、Ｑｌはオフとなる。Ｑｚのゲートは直列ダイオー
ド回路１４によって、Ｑｌのゲート電位よりも十分低い
ので、Ｑｚもオフ状態となる。従ってコンデンサ１１の
電位は一定に保たれホールド動作となり、高入力抵抗ア
ンプ３で、コンデンサ１１の電圧を検出することができ
る。
ここで抵抗１５は、Ｑｚのオン動作を促す。抵抗８，１
２．１５は１００〜１０にΩ、コンデンサ１１の容量は
１〜１ｏｏｐＦである。直列ダイオード回路１４のダイ
オード数は、Ｑｚのピンチオフ電圧よジ大きな電圧降下
が、１４で生じるように決める。
２．１５は１００〜１０にΩ、コンデンサ１１の容量は
１〜１ｏｏｐＦである。直列ダイオード回路１４のダイ
オード数は、Ｑｚのピンチオフ電圧よジ大きな電圧降下
が、１４で生じるように決める。
以上のように本実施例によれば、正、負どちらの入力に
対しても、スイッチ用ＦＩＴを深くオンさせることが出
来、高速のサンプル動作全実現出来る。
対しても、スイッチ用ＦＩＴを深くオンさせることが出
来、高速のサンプル動作全実現出来る。
発明の効果
以上のように本発明は、第１のＦＩＴのドレインとゲー
ト間に抵抗を挿入し、第１のＦＩＴのソースとゲート間
に抵抗と第２のＦＥＴを直列に挿入したことにより、正
、負両極性の入力信号に対し、高速のサンプル動作を実
現することができる。
ト間に抵抗を挿入し、第１のＦＩＴのソースとゲート間
に抵抗と第２のＦＥＴを直列に挿入したことにより、正
、負両極性の入力信号に対し、高速のサンプル動作を実
現することができる。
第１図は本発明の実施例におけるサンプル・ホールド回
路の回路図、第２図は従来のサンプル・ホールド回路の
回路図である。 Ｑ＋、Ｑｚ・・・・・・ガリウムヒ素ショットキーゲー
ト型ＦＩＴ、８，１２．１６・・・・・・抵抗、１１・
・・・・・コンデンサ、９・・・・・・ダイオード、１
４・・・・・・直列ダイオード回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２．
３−アンプ。 ６．１２．１５−−一折抗 ９−“ダイ才一ド
路の回路図、第２図は従来のサンプル・ホールド回路の
回路図である。 Ｑ＋、Ｑｚ・・・・・・ガリウムヒ素ショットキーゲー
ト型ＦＩＴ、８，１２．１６・・・・・・抵抗、１１・
・・・・・コンデンサ、９・・・・・・ダイオード、１
４・・・・・・直列ダイオード回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２．
３−アンプ。 ６．１２．１５−−一折抗 ９−“ダイ才一ド
Claims (1)
- 第１のＦＥＴのドレインとゲート間に抵抗が接続され、
第１のＦＥＴのソースに抵抗を介して第２のＦＥＴのソ
ースが接続され、前記第１のＦＥＴのゲートに前記第２
のＦＥＴのドレインが接続されてなるとともに前記第１
と第２のＦＥＴのゲートがクロックで駆動されるＦＥＴ
スイッチと、低出力抵抗を有するアンプと、高入力抵抗
を有するアンプとを備えたことを特徴とするサンプル・
ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140687A JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140687A JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298099A true JPS62298099A (ja) | 1987-12-25 |
| JPH0719480B2 JPH0719480B2 (ja) | 1995-03-06 |
Family
ID=15274417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140687A Expired - Lifetime JPH0719480B2 (ja) | 1986-06-17 | 1986-06-17 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719480B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187443A (ja) * | 2007-01-30 | 2008-08-14 | Yokogawa Electric Corp | スイッチ回路及びアッテネータ |
-
1986
- 1986-06-17 JP JP61140687A patent/JPH0719480B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187443A (ja) * | 2007-01-30 | 2008-08-14 | Yokogawa Electric Corp | スイッチ回路及びアッテネータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719480B2 (ja) | 1995-03-06 |
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