JPS58179023A - アナログスイツチ装置及びこれを用いたサンプルホ−ルド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログスイッチ装置に関し、特にサンプルホ
ールド回路のサンプリングスイッチに用いるアナログス
イッチ装置に関する。

サンプルホールド回路におけるサンプリングのためのア
ナログスイッチは、一般にＦＥＴ　（電界効果トランジ
スタ）素子が用いられるが、標準のバイポーラ集積回路
プロセスによれば、当該ＦＥＴの製造のために余分の工
程が必要となり歩留りの低下やコスト増を招来して好ま
しくない。またＰＥＴの非導通制御のためには、ゲート
をソースよりも負にバイアスする電源が必要となり回路
が複雑化する欠点がある。

本発明は、集積回路化に適しかつ高速動作が可能なサン
プリング用スイッチに用いて好適なアナログスイッチ装
置を提供することを目的としている○ 本発明によるアナログスイッチ装置は、スイッチング信
号により制御される差動スイッチ回路と、この差動スイ
ッチングの１対の第１及び第２の出力端に夫々電流を供
給するための第１及び第２の電流源と、第１の出力端と
信号入力端及び信号出力端との間において第１の電流源
出力に対し夫々順方向となるように設けられた１方向性
の第１及び第２の電流路と、第２の出力端と信号入力端
及び信号出力端との間において第２の電流源出力に対し
夫々逆方向となるように設けられた１方向性の第３及び
第４の電流路とを含むことを特徴とする○ かかるアナログスイッチ装置をサンプルホールド回路に
用いる場合には、当該信号入力端に被サンプリング信号
を低インピーダンスにて印加し、信号出力端にホールド
用コンデンサを付加するようにして、差動スイッチ回路
をサンプリングパルスによりコントロールするようにし
てなるものである。

以下に本発明につき図面により説明する。

第１図は、本発明によるアナログスイッチ装置をサンプ
ルホールド回路に用いた場合の例を示している。被サン
プリング信号源１は低出力インピーダンスを有し、当該
信号ＩＮはスイッチ装置の信号入力端Ａへ印加される。

スイッチ装置の信号出力端Ｂと接地点との間にはホール
ドコンデンサ２が設けられており、このコンデンサ２に
よるホールド出力は高人力インピーダンスを有する出力
バノファ３を介してサンプルホールド出力ＯＵＴトなる
。

アナログスイッチ装置は、トランジスタ４，５及び電流
源６からなる電流切換型の差動スイッチ回路を有してお
り、１対の第１及び第２のコレクタ出力端Ｃ及びＤには
、夫々これら各出力端Ｃ及びＤに電流を供給するための
第１及び第２の電流源７及び８が設けられている。これ
ら電流源７及び８の電流値Ｉ、及びＩ２と差動スイッチ
回路の電流源６の電流値■。との間には、 Ｉｏ−Ｌ　＋　Ｉ２　　　　　・・・（１）なる関係が
あるように各電流値が選定されている。

差動スイッチ回路の第１の出力端Ｃと信号入力端Ａ及び
信号出力端Ｂとの各間には、第１及び第２の電流路９及
び１０が夫々設けられており、これら両型流路９及び１
０は共に第１の電流源７の出力電流に対し順方向となる
ような一方向性素子からなる。また、第２の出力端■）
と信号入力端Ａ及び信号出力端Ｂとの各間には、第３及
び第４の電流路１１及び１２が夫々設けられており、こ
れら両型流路１１及び１２は共に第２の電流源８の出力
電流に対し逆方向となるような一方向性素子からなる。

これら第１乃至第４の電流路９〜１２の各の順方向性イ
ンピーダンスはすべて等しく設定されており、例えばル
個（ｎは自然数の１つ）のダイオードの直列接続構成と
される。

ここで、差動スイッチ回路のトランジスタ４のペースに
は基準バイアスが、トランジスタ５のペースにはサンプ
リングパルスが夫々印加されているものとする。このサ
ンプリングパルスが高レベルの時、トランジスタ５がオ
ンとなり、トランジスタ４がオフとなる。この時、トラ
ンジスタ５には第２の電流源８の電流■２が流入するが
、（１）式の関係から（ＩＯ−Ｉ２）なる電流をトラン
ジスタ５は更に吸入し得る状態にある。従って、第３及
び第４の電流路のいずれか順バイアスされて（・る電流
路からＬ記（ＩＯ１２）なる電流が流入する。一方、ト
ランジスタ４はオフであるから、第１の電流掠７の電流
■１は、第１及び第２の電流路の（・ずれか順バイアス
されている電流路へ流入することになる０ いま、信号入力端Ａの電位ＶＡが信号出力端Ｂの電位Ｖ
Ｂより大なる場合、第２の電流路１０と第３の電流路１
１が順バイアス状態となり、他の電流路９と１２とは逆
バイアス状態となる。その結果、信号源１側から（ＩＯ
Ｉ２）なる電流が電流路１１を介してトランジスタ５へ
流入し、電流源７の電流■、が電流路１０を介して信号
出力端のコンデンサ２へ流入し、ホールドコンデンサ２
を充電する。この時信号源１から電流（ＩＯＩ２）が引
き抜かれるが、信号源の出力インピーダンスは小である
ために入力信号ＩＮの変動は無視し得る。コンデンサ２
の充電が進行して、 ＶＡ　＋　Ｖ、　＝　ＶＢ　＋　Ｖ、ｏ−（２）となる
。ここに、Ｖ、　、　Ｖ、ｏは第１及び第２の電流路９
及び１０の順方向電圧降下である。かかる状態では、す
べての電流路に流れている電流はＩＩ／２であって平衡
状態となる。電流路を構成するダイオードがすべて同一
特性であればＶ９−Ｖ＋Ｏであるから（２）式より、Ｖ
Ａ−ＶＢとなり、入力信号電位■Ａがコンデンサ２にサ
ンプリングされたことになる。

−ＶｈりＶｔＩの場合、には、第１及び第４の電流路９
及び１２が順バイアスとなり、第２及び第３の電流路が
逆バイアスとなる。その結果、信号源ｌへ第１の電流源
７の電流１１が第１の電流路９を介して流入し、コンデ
ンサ２から第４の電流路１２を介して電流（ＩｏＬ）が
トランジスタ５へ流入する。コンデンサ２の放電により
、コンデンサ端子電圧ＶＢが低下して同じく上記（２）
式を満足する平衡状態になると、ｖＡ＝ＶＢとなり、入
力信号■Ａがコンデンサ２にサンプリングされたことに
なる。

サンプリング時間なＴ（秒）とし、入力信号の最大ピー
ク対ピーク値をＶＩＮＭとすると、サンプリング期間内
にコンデンサ２は充放電されて上記の平衡状態に達する
必要があるから、 ＶｒＮＭ／Ｔ＜Ｃ／　（ＩＯＩ２　）　−Ｃ／Ｉｔ　　
　　−（３）なる関係が成立する必要がある。ここに、
Ｃはコンデンサ２の容量である。

次に、サンフリングパルスカ低レベルのボールド期間で
は、トランジスタ４がオンとなりトランジスタ５がオフ
となる。従って、第１の出力端Ｃからはトランジスタ４
により（ＩＯ−Ｉ、）なる電流が引き抜かれようとし、
また、第２の出力端りがらは電流■２が流出しようとす
る。しかし、すべての電流路９〜１２は、これら電流に
対しては逆方向となるように接続されているために、ト
ランジスタ４と第２の電流源８の出方トランジスタ（図
示せず）とは飽和状態となる。よって、第１及び第２の
出力端Ｃ及びＤの各電位ＶＣ１ＶＤは夫々回路の最低及
び最高電位側へ引かれ、すべての電流路は逆バイアスさ
れる。従って、信号源とボールドコンデンサとは完全に
分離され、出カパッファ３の入力インピーダンスが十分
大であれば、ホールドコンデンサ２に蓄積された電荷は
そのまま残留してホールド動作がなされる。

これら各電流路９〜１２を構成する一方向性ダイオード
は半導体基板内におけるＰＮ接合をもって構成されるこ
とから、これ等ダイオードに寄生する容量と抵抗とが存
在することになる。第２図は、第１図の回路の電流路１
１及び１２を例えば１個のダイオードＤ、　、　Ｄ２に
て構成した場合の例を示している。ダイオードＤ、とＤ
２のカソード接続点にはリークによる寄生抵抗Ｒ６及び
対サブストレート間寄生容量Ｃ１が存在し、また、ダイ
矛−ドＤ、　、　Ｄ、の各々には、接合容量Ｃｔ、　Ｃ
，が、逆方向リーク電流には寄生抵抗Ｒ２，Ｒ，３が夫
々存在する。従って、ダイオードＤ、　、　Ｄ２のカソ
ード接続点にバイアスがなくても、ダイオードＤ、のア
ノードに印加される信号のピーク対ピーク値がその順方
向電圧より大であれば整流回路として作用しホールドコ
ンデンサ２に信号を伝達する。よって、入力信号の最大
ピーク対ピーク値が電流路の順方向電圧降下よりも小と
なるように、各電流路のダイオードの個数ルを選定する
必要がある。

また、ダイオードの接合容量とホールドコンデンサとに
より容量分割回路が形成されて、入力信号がホールドコ
ンデンサへ洩れるが、ダイオードの個数ルを増大するこ
とにより接合容量が直列接続となり小となるから、容量
分割による信号リークも小となる。

第３図は第１図の回路の具体例を示す図であり、第１図
と同等部分は同一符号により示されている。

差動スイッチ回路の電流源６はトランジスタＱ１と抵抗
Ｒ４とからなり、第１及び第２の電流源７及び８は、夫
々トランジスタＱ１、抵抗Ｒ，及びトランジスタＱ３、
抵抗Ｒ６からなる。第１乃至第４の電流路９〜１２の各
々は２個の直列接続されたダイオードからなっている。

また出力バッファ３は、トランジスタＱ４γＱ６、抵抗
Ｒ，、Ｒ８よりなっている。

低出力インピーダンスの入力信号＃１は、トランジスタ
Ｑ７　＋　Ｑ８　、抵抗Ｒ，ｏ、　Ｒ６及びカップリン
グコンデンサＣ３をもって示されており、被サンプリン
グ信号が入力ＩＮとなる。尚、Ｅ１〜Ｅ４は各トランジ
スタのペースバイアスを示している。

第４図は第１図の回路の更に他の具体例であり、第３図
と同等部分は同一符号により示されており、その説明は
省略する。差動スイッチ回路の差動トランジスタ４，５
に夫々カスケードトランジスタＱ、　、　Ｑ、。を夫々
設は両トランジスタＱｏ　ｙ　Ｑ＋ｏのペースにバイア
スＥ、を印加する構成とし、差動トランジスタの飽和防
止を図り高速動作をなすようにしている。

同様に、電流源７．８の各トランジスタＱ、　、　Ｑ。

ニモカスケードトランジスタＣＩ　ｒ　Ｑ＋ｔを接続し
これらトランジスタＱｌｌ　Ｆ　Ｑ１０のペースにバイ
アスＥ。

を印加して電流源トランジスタの飽和防止がなされてい
る。

紙上のように、本発明によればバイポーラ集積回路プロ
セスに適したアナログスイッチ装置及びサンプルホール
ド装置が得られ、応答速度は、ダイオードや差動スイッ
チ回路の速度により決定され、数１ｏｏＫＨｚの信号の
サンプリングも可能となり高速サンプルホールド回路と
なり得る。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第主要部分
の符号の説明 ２・・・ホールドコンデンサ ４．５・・・差動スイッチトランジスタ６〜８・・・電
流源 ９〜１２・・・電流路 出願人　　パイオニア株式会社 代理人　　弁理士　藤村元　彦

Claims (5)

【特許請求の範囲】
1. （１）スイッチング信号により制御される差動スイッチ
   回路と、前記差動スイッチ回路の１対の第１及び第２の
   出力端に夫々電流を供給する第１及び第２の電流源と、
   前記第１の出力端と信号入力端及び信号出力端との間に
   おいて前記第１の電流源出力に対し夫々順方向となるよ
   うに設けられた１方向性の第１及び第２の電流路と、前
   記第２の出力端と信号入力端及び信号出力端との間にお
   いて前記第２の電流源出力に対し夫々逆方向となるよう
   に設けられた１方向性の第３及び第４の電流路とを含む
   ことを特徴とするアナログスイッチ装置０
2. （２）サンプリング信号により制御される差動スイッチ
   回路と、前記差動スイッチ回路の１対の第１及び第２の
   出力端に夫々電流を供給する第１及び第２の電流路と、
   ホールドコンデンサと、前記第１の出力端と被サンプリ
   ング信号入力端及び前記ホールドコンデンサとの間にお
   いて前記第１の電流源出力に対し夫々順方向となるよう
   に設けられた１方向性の第１及び第２の電流路と、前記
   第２の出力端と被サンプリング信号入力端及び前記ホー
   ルドコンデンサとの間において前記第２の電流源出力に
   対し夫々逆方向となるように設けられた１方向性の第３
   及び第４の電流路とを含むことを特徴とするサンプルホ
   ールド装置。
3. （３）前記第１乃至第４の電流路の各々は、ｎ個（ｎは
   自然数）の直列接続されたダイオードからなることを特
   徴とする特許請求の範囲第２項記載の装置。
4. （４）前記第１乃至第４の電流路の各々の順方向電圧降
   下は、被サンプリング信号のピーク対ピーク値よりも犬
   となるようにされていることを特徴とする特許請求の範
   囲第３項記載の装置。
5. （５）前記第１及び第２の電流源の出力電流和は、前記
   差動スイッチ回路の電流源電流と等しく選定されている
   ことを特徴とする特許請求の範囲第１項＼乃至第３項記
   載のいずれかの装置。