JPH0719847B2 - ダイナミツクメモリセルの製造方法 - Google Patents
ダイナミツクメモリセルの製造方法Info
- Publication number
- JPH0719847B2 JPH0719847B2 JP60297012A JP29701285A JPH0719847B2 JP H0719847 B2 JPH0719847 B2 JP H0719847B2 JP 60297012 A JP60297012 A JP 60297012A JP 29701285 A JP29701285 A JP 29701285A JP H0719847 B2 JPH0719847 B2 JP H0719847B2
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- JP
- Japan
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- groove
- oxide film
- layer
- mask layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はダイナミックメモリセルおよびその製造方法に
関する。
関する。
ダイナミックメモリセルは、一般に第３図に示す等価回
路で表わされる。電荷はキャパシタ33に蓄積され、この
蓄積電荷はワード線31で制御されるスイッチングトラン
ジスタ32を介してビット線30に読出される。
路で表わされる。電荷はキャパシタ33に蓄積され、この
蓄積電荷はワード線31で制御されるスイッチングトラン
ジスタ32を介してビット線30に読出される。
従来の一般的なダイナミックメモリセルの構造を第２図
（ｄ）に示す。シリコン基板１上フィールド酸化膜５お
よび第１ゲート酸化膜７が形成されている。この第１ゲ
ート酸化膜７をはさんで形成されたn+拡散層６と第１シ
リコン層８とによってキャパシタが形成され、電荷が蓄
積される。一方、第１ゲート酸化膜９、第２ポリシリコ
ン層10、n+ソース・ドレイン領域11,12によってトラン
ジスタが形成され、電荷の読出が行われる。これらの上
にCVD酸化シリコン層13が形成され、更にその上にアル
ミニウム・シリコン層が形成されている。アルミニウム
・シリコン層14はコンタクトホールを介してn+ソース・
ドレイン領域12に接続されており、電荷が読出される。
（ｄ）に示す。シリコン基板１上フィールド酸化膜５お
よび第１ゲート酸化膜７が形成されている。この第１ゲ
ート酸化膜７をはさんで形成されたn+拡散層６と第１シ
リコン層８とによってキャパシタが形成され、電荷が蓄
積される。一方、第１ゲート酸化膜９、第２ポリシリコ
ン層10、n+ソース・ドレイン領域11,12によってトラン
ジスタが形成され、電荷の読出が行われる。これらの上
にCVD酸化シリコン層13が形成され、更にその上にアル
ミニウム・シリコン層が形成されている。アルミニウム
・シリコン層14はコンタクトホールを介してn+ソース・
ドレイン領域12に接続されており、電荷が読出される。
このようなダイナミックメモリセルは、従来次のように
して製造されている。まず、第２図（ａ）に示すよう
に、シリコン基板１上に熱処理で薄い酸化膜２を形成
し、この上に窒化シリコン層３を堆積させる。次にこの
上にレジスト層４を形成した後、写真蝕刻法でこれをパ
ターニングし、パターニングしたジスト層４をマスクと
して窒化シリコン層３をエッチングする。第２図（ａ）
はこの状態を示したものである。
して製造されている。まず、第２図（ａ）に示すよう
に、シリコン基板１上に熱処理で薄い酸化膜２を形成
し、この上に窒化シリコン層３を堆積させる。次にこの
上にレジスト層４を形成した後、写真蝕刻法でこれをパ
ターニングし、パターニングしたジスト層４をマスクと
して窒化シリコン層３をエッチングする。第２図（ａ）
はこの状態を示したものである。
次にレジスト層４を剥離した後、窒化シリコン層３をマ
スクとして熱処理を行い、選択的に酸化し、フィールド
酸化膜５を形成する。第２図（ｂ）はこの状態を示した
ものである。
スクとして熱処理を行い、選択的に酸化し、フィールド
酸化膜５を形成する。第２図（ｂ）はこの状態を示した
ものである。
続いて窒化シリコン層３をドライエッチング等で剥離
し、更に酸化膜２をNH4Fで除去し、フィールド酸化膜５
のみを残す。第２図（Ｃ）はこの状態を示したものであ
る。
し、更に酸化膜２をNH4Fで除去し、フィールド酸化膜５
のみを残す。第２図（Ｃ）はこの状態を示したものであ
る。
続いて、熱処理によって第１ゲート酸化膜７を形成し、
砒素等を注入してn+拡散層６を形成し、更に第１ポリシ
リコン層８を形成する。次にCVD法によりCVD酸化シリコ
ン層13を堆積させ、スイッチング・トランジスタ領域の
み開孔した後、熱処理で薄い第２ゲート酸化膜９と第２
ポリシリコン層10を形成する。その後、砒素注入により
n+ソース・ドレイン領域11,12を形成し、スイッチング
・トランジスタを形成する。最後に再びCVD酸化シリコ
ン層13を堆積させ、コンタクトホールを開孔した後、ア
ルミニウムシリコン層14によりビット線を形成する。こ
のような手順によって第２図（ｄ）に示すダイナミック
メモリセルが構成される。
砒素等を注入してn+拡散層６を形成し、更に第１ポリシ
リコン層８を形成する。次にCVD法によりCVD酸化シリコ
ン層13を堆積させ、スイッチング・トランジスタ領域の
み開孔した後、熱処理で薄い第２ゲート酸化膜９と第２
ポリシリコン層10を形成する。その後、砒素注入により
n+ソース・ドレイン領域11,12を形成し、スイッチング
・トランジスタを形成する。最後に再びCVD酸化シリコ
ン層13を堆積させ、コンタクトホールを開孔した後、ア
ルミニウムシリコン層14によりビット線を形成する。こ
のような手順によって第２図（ｄ）に示すダイナミック
メモリセルが構成される。
近年、メモリ素子の高集積化が望まれているが、上述の
プレーナ型メモリセルでは4Mビット以上のダイナミック
RAMを構成するのは不可能と考えられている。例えばセ
ルキャパシタの容量Ｃは、絶縁膜の厚みをｄ、誘電率を
ε、セル面積をＳとすると で表わされる。ここでｄの値を小さくすれば、セル面積
Ｓを小さくしても一定の容量Ｃを確保できるが、酸化膜
厚を100Å以下とする信頼性の面で問題が生ずる。フィ
ールド酸化膜の領域を減らしてセル面積の割合を増やす
提案もあるが、フィールド酸化膜を形成するための窒化
シリコンの光露光によるパターンニング精度が1.0μｍ
程度に限界があり、また、選択酸化によって生ずるバー
ズビークの長さも1.0μｍ程度は不可避であり、大きな
障害がある。
プレーナ型メモリセルでは4Mビット以上のダイナミック
RAMを構成するのは不可能と考えられている。例えばセ
ルキャパシタの容量Ｃは、絶縁膜の厚みをｄ、誘電率を
ε、セル面積をＳとすると で表わされる。ここでｄの値を小さくすれば、セル面積
Ｓを小さくしても一定の容量Ｃを確保できるが、酸化膜
厚を100Å以下とする信頼性の面で問題が生ずる。フィ
ールド酸化膜の領域を減らしてセル面積の割合を増やす
提案もあるが、フィールド酸化膜を形成するための窒化
シリコンの光露光によるパターンニング精度が1.0μｍ
程度に限界があり、また、選択酸化によって生ずるバー
ズビークの長さも1.0μｍ程度は不可避であり、大きな
障害がある。
近年、キャパシタセルを三次元的に確保しようという考
えのもとに、半導体基板に溝を掘るトレンチ型メモリセ
ルが提案されてきている。これはシリコン基板を垂直に
エッチングして溝を形成し、ここにCVD法により酸化シ
リコンを埋め込み、溝の底にCVD酸化シリコンによる素
子分離領域を形成する方法である。しかしながら、この
方法では溝の中にCVD酸化シリコンを形成するのが困難
であり、また素子分離用絶縁膜としてCVD酸化シリコン
膜は、熱酸化膜に劣るという欠点がある。
えのもとに、半導体基板に溝を掘るトレンチ型メモリセ
ルが提案されてきている。これはシリコン基板を垂直に
エッチングして溝を形成し、ここにCVD法により酸化シ
リコンを埋め込み、溝の底にCVD酸化シリコンによる素
子分離領域を形成する方法である。しかしながら、この
方法では溝の中にCVD酸化シリコンを形成するのが困難
であり、また素子分離用絶縁膜としてCVD酸化シリコン
膜は、熱酸化膜に劣るという欠点がある。
そこで本発明は、より高密度化を図ることでき、しかも
確実な素子分離用絶縁膜を有するダイナミックメモリセ
ルおよびその製造方法を提供することを目的とする。
確実な素子分離用絶縁膜を有するダイナミックメモリセ
ルおよびその製造方法を提供することを目的とする。
本発明の特徴は、ダイナミックメモリセルの製造におい
て、半導体基板上に第１のマスク層を形成し、前記第１
のマスク層を通して前記半導体基板に溝を掘り、前記半
導体基板内の溝の側面を更に掘って側面を後退させ、少
なくともその溝部の側面および底面に第２のマスク層を
形成し、前記第１のマスク層をマスクとする異方性エッ
チングにより前記溝部の側面の第２のマスク層を残し底
面の第２のマスク層を除去し、前記側面に残った第２の
マスク層をマスクとして前記溝部の底面を熱酸化して前
記溝部底面のエッジ部近傍に位置する部分の厚さが該溝
部底面の中間部に位置する部分より薄くなるように素子
分離用絶縁膜を形成し、前記第１および第２のマスク層
を除去し、前記溝部の側面にセルキャパシタを形成する
ことにある。
て、半導体基板上に第１のマスク層を形成し、前記第１
のマスク層を通して前記半導体基板に溝を掘り、前記半
導体基板内の溝の側面を更に掘って側面を後退させ、少
なくともその溝部の側面および底面に第２のマスク層を
形成し、前記第１のマスク層をマスクとする異方性エッ
チングにより前記溝部の側面の第２のマスク層を残し底
面の第２のマスク層を除去し、前記側面に残った第２の
マスク層をマスクとして前記溝部の底面を熱酸化して前
記溝部底面のエッジ部近傍に位置する部分の厚さが該溝
部底面の中間部に位置する部分より薄くなるように素子
分離用絶縁膜を形成し、前記第１および第２のマスク層
を除去し、前記溝部の側面にセルキャパシタを形成する
ことにある。
以下本発明を図示する実施例に基づいて説明する。第１
図（ｆ）に本発明に係るダイナミックメモリセルの一実
施例の構造を示す。シリコン基板15上に溝が掘られ、こ
の溝の側面に第１ゲート酸化膜22が、底面にフィールド
酸化膜20が形成されている。このフィールド酸化膜20
は、熱酸化によって、溝部底面のエジ部近傍に位置する
部分の厚さが該溝部底面の中間部に位置する部分より薄
く形成されている。第１ゲート酸化膜22をはさんで第１
ポリシリコン層23とn+拡散層21とが形成され、キャパシ
タを構成している。一方、第２ゲート酸化膜24、第２ポ
リシリコン層25、n+ソース・ドレイン領域26,27によっ
てトランジスタが形成され、電荷の読出しが行われる。
これらの上にCVD酸化シリコン層28が形成され、更にそ
の上にアルミニウム・シリコン層29が形成されている。
アルミニウム・シリコン層29はコンタクトホールを介し
てn+ソース・ドレイン領域27に接続されており、電荷が
読出される。
図（ｆ）に本発明に係るダイナミックメモリセルの一実
施例の構造を示す。シリコン基板15上に溝が掘られ、こ
の溝の側面に第１ゲート酸化膜22が、底面にフィールド
酸化膜20が形成されている。このフィールド酸化膜20
は、熱酸化によって、溝部底面のエジ部近傍に位置する
部分の厚さが該溝部底面の中間部に位置する部分より薄
く形成されている。第１ゲート酸化膜22をはさんで第１
ポリシリコン層23とn+拡散層21とが形成され、キャパシ
タを構成している。一方、第２ゲート酸化膜24、第２ポ
リシリコン層25、n+ソース・ドレイン領域26,27によっ
てトランジスタが形成され、電荷の読出しが行われる。
これらの上にCVD酸化シリコン層28が形成され、更にそ
の上にアルミニウム・シリコン層29が形成されている。
アルミニウム・シリコン層29はコンタクトホールを介し
てn+ソース・ドレイン領域27に接続されており、電荷が
読出される。
このようにメモリセルをトレンチ型構造とすることによ
り、小さな領域内で十分なセルキャパシタ面積を確保で
きる。しかも素子分離用のフィールド酸化膜20は溝の底
部に形成されているため、この分、面積を節約できる
上、熱酸化法により形成された酸化膜であるため、CVD
酸化シリコン膜に比べてリーク等の面ですぐれており、
確実な素子分離が可能である。
り、小さな領域内で十分なセルキャパシタ面積を確保で
きる。しかも素子分離用のフィールド酸化膜20は溝の底
部に形成されているため、この分、面積を節約できる
上、熱酸化法により形成された酸化膜であるため、CVD
酸化シリコン膜に比べてリーク等の面ですぐれており、
確実な素子分離が可能である。
次にこのメモリセルの製造方法の一実施例を第１図を参
照して説明する。まず、シリコン基板15上に酸化膜16を
900Åの厚みで形成し、この上に窒化シリコン層17を200
0Åの厚みで形成する。更にこの上にCVD法によりCVD酸
化シリコン膜18を8000Åの厚みで堆積させる。続いて写
真蝕刻法により、レジスト（図示されていない）をマス
クとしてCVD酸化シリコン膜18の一部分をエッチング除
去し、レジストを剥離した後、CVD酸化シリコン膜18を
マスクとして窒化シリコン層17、酸化膜16、およびシリ
コン基板15を垂直方向にエッチングし、深さ４μｍ程度
の溝を形成する。続いてCVD酸化シリコン膜18に対して
選択性をもつエッチング方法で溝の内部をエッチング
し、溝側面を後退させる。第１図（ａ）はこの状態を示
したものである。ちようどCVD酸化シリコン膜18によっ
て溝の部分に廂が形成された形となっている。この廂の
部分は0.7μｍ程度である。
照して説明する。まず、シリコン基板15上に酸化膜16を
900Åの厚みで形成し、この上に窒化シリコン層17を200
0Åの厚みで形成する。更にこの上にCVD法によりCVD酸
化シリコン膜18を8000Åの厚みで堆積させる。続いて写
真蝕刻法により、レジスト（図示されていない）をマス
クとしてCVD酸化シリコン膜18の一部分をエッチング除
去し、レジストを剥離した後、CVD酸化シリコン膜18を
マスクとして窒化シリコン層17、酸化膜16、およびシリ
コン基板15を垂直方向にエッチングし、深さ４μｍ程度
の溝を形成する。続いてCVD酸化シリコン膜18に対して
選択性をもつエッチング方法で溝の内部をエッチング
し、溝側面を後退させる。第１図（ａ）はこの状態を示
したものである。ちようどCVD酸化シリコン膜18によっ
て溝の部分に廂が形成された形となっている。この廂の
部分は0.7μｍ程度である。
次に熱処理により、溝の内面に酸化膜16を厚み900Å程
度に形成し、更にこの上に窒化シリコン層19を2000Å程
度堆積させる。第１図（ｂ）はこの状態を示したもので
ある。
度に形成し、更にこの上に窒化シリコン層19を2000Å程
度堆積させる。第１図（ｂ）はこの状態を示したもので
ある。
その後、RIEによって全面エッチングする。RIEは異方性
を有するため廂の存在により表面および溝底面の窒化シ
リコン層19を除去し、溝側面の窒化シリコン層19を残す
ようなエッチングを行うことができる。続いてCVD酸化
シリコン膜18をNH4Fで除去した後、熱酸化を行い、フィ
ールド酸化膜20を8500Åの厚みに形成する。第１図
（ｃ）はこの状態を示したものである。
を有するため廂の存在により表面および溝底面の窒化シ
リコン層19を除去し、溝側面の窒化シリコン層19を残す
ようなエッチングを行うことができる。続いてCVD酸化
シリコン膜18をNH4Fで除去した後、熱酸化を行い、フィ
ールド酸化膜20を8500Åの厚みに形成する。第１図
（ｃ）はこの状態を示したものである。
続いて窒化シリコン層17および19、ならびに酸化膜16を
除去すれば、第１図（ｄ）に示すように溝部底面にフィ
ールド酸化膜20のみを残すことができる。
除去すれば、第１図（ｄ）に示すように溝部底面にフィ
ールド酸化膜20のみを残すことができる。
次にドライブイン等の方法でn+拡散層21を形成した後、
熱処理で第１ゲート酸化膜22を150Å程度の厚みで形成
する。更にこの上に第１ポリシリコン層23を4000Å程度
の厚みで形成し、微細加工技術でパターニングを行い、
溝の底で分離する。第１図（ｅ）はこの状態を示したも
のである。
熱処理で第１ゲート酸化膜22を150Å程度の厚みで形成
する。更にこの上に第１ポリシリコン層23を4000Å程度
の厚みで形成し、微細加工技術でパターニングを行い、
溝の底で分離する。第１図（ｅ）はこの状態を示したも
のである。
次に、CVD法によりCVD酸化シリコン層28を堆積し、スイ
ッチング・トランジスタ領域のみを開孔し、熱処理で25
0Å程度の厚みの第２ゲート酸化膜24を形成し、更にこ
の上に第２ポリシリコン層25を4000Å程度の厚みで形成
し、写真蝕刻法でパターニングし、ワード線をつくる。
その後、砒素を注入してn+ソース・ドレイン領域26,27
を形成すれば、スイッチング・トランジスタが構成でき
る。続いてCVD法によりCVD酸化シリコン層28を再び堆積
させた後、コンタクトホールを開孔してアルミニウムシ
リコン層29によりビット線を形成する。
ッチング・トランジスタ領域のみを開孔し、熱処理で25
0Å程度の厚みの第２ゲート酸化膜24を形成し、更にこ
の上に第２ポリシリコン層25を4000Å程度の厚みで形成
し、写真蝕刻法でパターニングし、ワード線をつくる。
その後、砒素を注入してn+ソース・ドレイン領域26,27
を形成すれば、スイッチング・トランジスタが構成でき
る。続いてCVD法によりCVD酸化シリコン層28を再び堆積
させた後、コンタクトホールを開孔してアルミニウムシ
リコン層29によりビット線を形成する。
なお、上述の実施例では、トレンチ型のメモリセルにつ
いて説明したが、溝を浅くして、ちようどフィールド酸
化膜20のみが半導体基板15内に埋込まれるようにすれ
ば、プレーナ型のメモリセルについても本発明を適用で
きる。
いて説明したが、溝を浅くして、ちようどフィールド酸
化膜20のみが半導体基板15内に埋込まれるようにすれ
ば、プレーナ型のメモリセルについても本発明を適用で
きる。
以上説明したように本発明によれば、溝の側面部をマス
ク層（第２のマスク層）でマスクした状態で溝の底面を
熱酸化することにより、溝部底面のエッジ部近傍に位置
する部分の厚さが該溝部底面の中間部に位置する部分よ
り薄くなるように素子分離絶縁膜を形成し、マスク層を
除去して溝部側面にセルキャパシタ形成用の領域を大き
く空けてから、その溝部側面にセルキャパシタを形成す
るようにしたため、溝部側面領域が素子分離用絶縁膜の
厚さで損なわれる面積が小さく、当該溝部側面領域を大
きく使ったセルキャパシタを有するダイナミックメモリ
セルを確実に形成することができることとなる。
ク層（第２のマスク層）でマスクした状態で溝の底面を
熱酸化することにより、溝部底面のエッジ部近傍に位置
する部分の厚さが該溝部底面の中間部に位置する部分よ
り薄くなるように素子分離絶縁膜を形成し、マスク層を
除去して溝部側面にセルキャパシタ形成用の領域を大き
く空けてから、その溝部側面にセルキャパシタを形成す
るようにしたため、溝部側面領域が素子分離用絶縁膜の
厚さで損なわれる面積が小さく、当該溝部側面領域を大
きく使ったセルキャパシタを有するダイナミックメモリ
セルを確実に形成することができることとなる。
第１図は本発明に係るダイナミックメモリセルの製造方
法を示す工程図、第２図は従来のダイナミックメモリセ
ルの製造方法を示す工程図、第３図は一般的なダイナミ
ックメモリセルの等価回路である。 1,…シリコン基板、２…酸化膜、３…窒化シリコン層、
４…レジスト層、５…フィールド酸化膜、６…n+拡散
層、７…第１ゲート酸化膜、８…第１ポリシリコン層、
９…第２ゲート酸化膜、10…第２ポリシリコン層、11,1
2…n+ソース・ドレイン領域、13…CVD酸化シリコン層、
14…アルミニウム・シリコン層、15…シリコン基板、16
…酸化膜、17…窒化シリコン層、18…CVD酸化シリコン
膜、19…窒化シリコン層、20…フィールド酸化膜、21…
n+拡散層、22…第１ゲート酸化膜、23…第１ポリシリコ
ン層、24…第２ゲート酸化膜、25…第２ポリシリコン
層、26,27…n+ソース・ドレイン領域、28…CVD酸化シリ
コン層、29…アルミニウム・シリコン層、30…ビット
線、31…ワード線、32…スイッチング・トランジスタ、
33…キャパシタ。
法を示す工程図、第２図は従来のダイナミックメモリセ
ルの製造方法を示す工程図、第３図は一般的なダイナミ
ックメモリセルの等価回路である。 1,…シリコン基板、２…酸化膜、３…窒化シリコン層、
４…レジスト層、５…フィールド酸化膜、６…n+拡散
層、７…第１ゲート酸化膜、８…第１ポリシリコン層、
９…第２ゲート酸化膜、10…第２ポリシリコン層、11,1
2…n+ソース・ドレイン領域、13…CVD酸化シリコン層、
14…アルミニウム・シリコン層、15…シリコン基板、16
…酸化膜、17…窒化シリコン層、18…CVD酸化シリコン
膜、19…窒化シリコン層、20…フィールド酸化膜、21…
n+拡散層、22…第１ゲート酸化膜、23…第１ポリシリコ
ン層、24…第２ゲート酸化膜、25…第２ポリシリコン
層、26,27…n+ソース・ドレイン領域、28…CVD酸化シリ
コン層、29…アルミニウム・シリコン層、30…ビット
線、31…ワード線、32…スイッチング・トランジスタ、
33…キャパシタ。
Claims (5)
- 【請求項１】半導体基板上に第１のマスク層を形成し、
前記第１のマスク層を通して前記半導体基板に溝を掘
り、前記半導体基板内の溝の側面を更に掘って側面を後
退させ、少なくともその溝部の側面および底面に第２の
マスク層を形成し、前記第１のマスク層をマスクとする
異方性エッチングにより前記溝部の側面の第２のマスク
層を残し底面の第２のマスク層を除去し、前記側面に残
った第２のマスク層をマスクとして前記溝部の底面を熱
酸化して前記溝部底面のエッジ部近傍に位置する部分の
厚さが該溝部底面の中間部に位置する部分より薄くなる
ように素子分離用絶縁膜を形成し、前記第１および第２
のマスク層を除去し、前記溝部の側面にセルキャパシタ
を形成することを特徴とするダイナミックメモリセルの
製造方法。 - 【請求項２】半導体基板がシリコン基板であることを特
徴とする特許請求の範囲第１項記載のダイナミックメモ
リセルの製造方法。 - 【請求項３】第１のマスク層が、CVD法で堆積形成され
た酸化シリコン膜であることを特徴とする特許請求の範
囲第１項または第２項記載のダイナミックメモリセルの
製造方法。 - 【請求項４】溝の側面を後退させるのに、第１のマスク
層に対して選択性を有するエッチング法を用いることを
特徴とする特許請求の範囲第１項乃至第３項のいずれか
に記載のダイナミックメモリセルの製造方法。 - 【請求項５】第２のマスク層が窒化シリコン層であるこ
とを特徴とする特許請求の範囲第１項乃至第４項のいず
れかに記載のダイナミックメモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297012A JPH0719847B2 (ja) | 1985-12-28 | 1985-12-28 | ダイナミツクメモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297012A JPH0719847B2 (ja) | 1985-12-28 | 1985-12-28 | ダイナミツクメモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156856A JPS62156856A (ja) | 1987-07-11 |
| JPH0719847B2 true JPH0719847B2 (ja) | 1995-03-06 |
Family
ID=17841102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297012A Expired - Lifetime JPH0719847B2 (ja) | 1985-12-28 | 1985-12-28 | ダイナミツクメモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719847B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828469B2 (ja) * | 1986-04-25 | 1996-03-21 | 三菱電機株式会社 | 半導体装置 |
| US20020028434A1 (en) | 2000-09-06 | 2002-03-07 | Guava Technologies, Inc. | Particle or cell analyzer and method |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-12-28 JP JP60297012A patent/JPH0719847B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62156856A (ja) | 1987-07-11 |
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