JPH07198735A - モータの速度検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 モータの減速停止時においてもモータの実速
度に近い出力を検出速度として得ることができ、減速停
止制御をなめらかに行なうことができ、振動も少なく、
停止時間も短くすることのできるモータの速度検出回路
を提供する。 【構成】 モータエンコーダ信号に基づくパルスから一
定時間幅のパルスを発生させる一定時間幅パルス回路１
２と、この一定時間幅パルスを積分してアナログ電圧に
変換する積分回路１３と、この積分回路１３の出力電圧
をサンプルホールドしてモータの速度として出力するサ
ンプルホールド回路１４とを有するモータの速度検出回
路において、前記サンプルホールド回路１４のホールド
コンデンサＣの電荷を放電させる抵抗値を可変自在とし
た放電回路１５を設けたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ローターリーエンコー
ダを利用してモータの速度（回転数）を検出するように
したモータの速度検出回路に関する。

【０００２】

【従来の技術】一般に、モータの速度を検出するために
は、モータの出力軸等にロータリーエンコーダを取り付
け、そのロタリーエンコーダより発せられるエンコーダ
信号から得られる周波数を電圧に変換してモータの速度
を検出するＦ／Ｖ回路を用いて行なわれるＦ／Ｖ回路方
式が知られている。

【０００３】この方式は、図７に示すように、入力され
たエンコーダパルスから一定時間幅パルス回路１により
一定時間幅のパルスを作りだし、積分回路２によりその
一定時間幅のパルスを積分して、平均電圧をモータの速
度信号として出力するものである。

【０００４】更に説明すると、図８に示すように、モー
タが高速回転している場合には、同図ａおよびｂに示す
ように、エンコーダパルスと一定時間幅パルスとがほぼ
等しいパルス幅を有し、同図ｃに示すように、積分回路
２の出力電圧もリップルのないものとなる。

【０００５】これに対し、図９に示すように、モータが
低速回転している場合には、同図ａおよびｂに示すよう
に、エンコーダパルスに比較して一定時間幅パルスのパ
ルス幅が著しく短くなり、同図ｃに示すように、積分回
路２の出力電圧にリップルが大きく現れてしまう。従っ
て、モータをサーボ制御により速度制御している場合
に、この信号を用いると、低速時に脈動が現れたり、騒
音を発生させてしまうという問題点があった。

【０００６】そこで、この問題点を解決するために、従
来においては図１０に示すように、積分回路２の出力電
圧をサンプルホールド回路３によりサンプルホールドし
て、モータの速度信号として出力する方法が提案されて
いる。

【０００７】このサンプルホールド方式によれば、図１
１のａおよびｂに示すように、モータの低速回転および
高速回転のいずれにおいてもリップルがなくなり、低速
時に脈動が現れるのを防止することができ、また、騒音
の発生を防止することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、図１０
に示す従来のサンプルホールド方式においては、図１２
に示すように、モータが停止する時のような速度が減少
方向に変化する時には、モータの実速度とサンプルホー
ルド方式による検出速度との間に大きなズレが発生し、
サーボ制御によりモータを停止させる時に振動が起きや
すく、しかも停止に時間がかかるという問題点があっ
た。更に説明すれば、モータを停止させる時に、実速度
はなめらかに減速していても、検出速度は階段状に変化
してしまうために、サーボ制御ではモータへの制御出力
がその差となってしまい、モータが振動し易く、振動音
が騒音の原因となったり、停止までの時間が長くなって
しまうものであった。

【０００９】本発明はこれらの点に鑑みてなされたもの
であり、モータの減速停止時においてもモータの実速度
に近い出力を検出速度として得ることができ、減速停止
制御をなめらかに行なうことができ、振動も少なく、停
止時間も短くすることのできるモータの速度検出回路を
提供することを目的とする。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明のモータの速度検出回路は、モータエンコー
ダ信号に基づくパルスから一定時間幅のパルスを発生さ
せる一定時間幅パルス回路と、この一定時間幅パルスを
積分してアナログ電圧に変換する積分回路と、この積分
回路の出力電圧をサンプルホールドしてモータの速度と
して出力するサンプルホールド回路とを有するモータの
速度検出回路において、前記サンプルホールド回路のホ
ールドコンデンサの電荷を放電させる抵抗値を可変自在
とした放電回路を設けたことを特徴とする。

【００１１】前記放電回路は、ＦＥＴの抵抗分を利用し
てホールドコンデンサの電荷を放電させるとともに、そ
の抵抗値をＦＥＴのゲート電圧を変えることにより可変
自在に形成したり、そのＦＥＴのゲート電圧として、前
回のサンプルホールド電圧と今回のサンプルホールド電
圧の差の絶対値を用いるようにしてもよい。

【００１２】

【作用】本発明によれば、放電回路がサンプルホールド
回路のホールドコンデンサの電荷を放電させるために、
ホールドコンデンサの電位が抵抗との時定数に従って次
第に低下して行き、モータの減速停止時においてモータ
の実速度に近いように減少して行く出力電圧を検出速度
として得ることができる。特に、抵抗値を可変自在とす
ることによりモータの実速度と検出速度とをより近いも
のとさせることができる。

【００１３】更に、放電回路をＦＥＴの抵抗分を利用し
てホールドコンデンサの電荷を放電させるとともに、そ
の抵抗値をＦＥＴのゲート電圧を変えることにより可変
自在とすることにより、前記抵抗値の可変制御を容易に
行なうことができる。

【００１４】更に、ＦＥＴのゲート電圧を、前回のサン
プルホールド電圧と今回のサンプルホールド電圧の差の
絶対値を用いることにより、次のようにモータの実速度
に検出速度を近似させることができる。

【００１５】すなわち、モータの減速の程度が大きい時
は、「前回のサンプルホールド電圧」と「今回のサンプ
ルホールド電圧」との差が大きく、従ってＦＥＴのゲー
ト電圧が高くなり、ＦＥＴのソース・ドレイン間の抵抗
が小さくなって、ホールドコンデンサの電荷が速く放電
され、サンプルホールド回路の出力電圧の低下が速くな
り、減速の程度に合うようになる。逆に、減速の程度が
小さい時は、「前回のサンプルホールド電圧」と「今回
のサンプルホールド電圧」との差が小さく、従ってＦＥ
Ｔのゲート電圧が小さくなり、ＦＥＴのソース・ドレイ
ン間の抵抗が大きくなって、ホールドコンデンサの電荷
がなかなか放電されず、サンプルホールド回路の出力電
圧が緩やかに低下し、減速の程度にあうようになる。

【００１６】

【実施例】以下、本発明の実施例を図１から図６につい
て説明する。

【００１７】図１は本発明のモータの速度検出回路の１
実施例を示し、図中符号１１は４逓倍回路であり、ロー
タリーエンコーダからのエンコーダ信号Ａ相ａとＢ層ｂ
とを入力し、回転方向信号ｓ（時計方向／反時計方向）
を切替回路２４へ出力し、４逓倍したパルスｃを積分用
パルス発生回路１２とタイミング発生回路１６とに出力
するように形成されている。これは通常の２相信号の逓
倍回路に相当する。積分用パルス発生回路１２は、４逓
倍パルスｃを入力し、次の積分回路１３で積分する一定
時間幅のパルスｄを出力するものであり、例えばワンシ
ョット・マルチバイブレータ回路により形成されてい
る。積分回路１３は、一定時間幅のパルスｄを入力し、
回路の時定数に基づき積分してその電圧ｅを次のサンプ
ルホールド回路１４へ出力するものであり、例えばオペ
アンプを用いたに積分回路により形成されている。サン
プルホールド回路１４は、積分回路１３の出力電圧ｅを
タイミング発生回路１６の発生するサンプルホールド信
号ｆがスイッチＳＷをオンするタイミングでホールドコ
ンデンサＣにサンプルホールドし、そのホールド電圧ｇ
を反転増幅回路２３および切替回路２４へ出力するよう
に形成されている。このサンプルホールド回路１４に
は、ホールドコンデンサＣの電荷を放電信号ｑに基づい
て、放電させる放電回路１５が接続されている。この放
電回路１５はサンプルホールド回路１４のホールドコン
デンサＣの電荷を放電させる抵抗値を可変自在に形成さ
れていればよく、例えばＦＥＴの抵抗分を利用してホー
ルドコンデンサＣの電荷を放電させるとともに、その抵
抗値をＦＥＴのゲート電圧を変えることにより可変自在
に形成するとよい。すなわち、ＦＥＴのゲート電圧を変
えることによりＦＥＴのオン抵抗が違うため、ホールド
コンデンサＣとによる放電の時定数が異なることとな
る。前記タイミング発生回路１６は、４逓倍パルスｃを
入力し、それに同期したサンプルホールド信号ｆをサン
プルホールド回路１４のスイッチＳＷに出力し、今回ホ
ールド信号ｈを今回ホールド回路１７へ出力し、前回ホ
ールド信号ｉを前回ホールド回路１８へ出力し、放電タ
イミング信号ｏを切替回路２２へ出力するものであり、
例えばワンショット・マルチバイブレータ回路、ディレ
イ回路等から構成されるデジタル回路をもって形成され
ている。今回ホールド回路１７は、サンプルホールド回
路１４からホールド電圧ｇを入力し、今回ホールド信号
ｈのタイミングでサンプルホールドし、今回ホールド電
圧ｊとして前回ホールド回路１８および減算回路１９へ
出力するものであり、例えば前記サンプルホールド回路
１４と同様に形成されている。前回ホールド回路１８
は、今回ホールド回路１７から今回ホールド電圧ｊを入
力し、前回ホールド信号ｉのタイミングでサンプルホー
ルドし、前回ホールド電圧ｋとして減算回路１９へ出力
するものであり、例えば前記サンプルホールド回路１４
と同様に形成されている。減算回路１９は、今回ホール
ド電圧ｊと前回ホールド電圧ｋとを入力し、今回ホール
ド電圧ｊから前回ホールド電圧ｋを減算し、適当にゲイ
ンを持たせ差の電圧ｌとして絶対値回路２０および正負
判定回路２１へ出力するものであり、例えばオペアンプ
による減算回路をもって形成されている。この減算回路
１９の増幅率は、減算電圧の最大値が放電回路１５を形
成するＦＥＴのオン抵抗近似的直線変化領域に対応する
ＦＥＴゲート電圧変化幅を越えないように定めるとよ
い。絶対値回路２０は、差の電圧ｌを入力し、絶対値を
求め、放電回路１５を形成するＦＥＴの作動電圧を加算
した放電電圧ｍを切替回路２２へ出力するものであり、
例えばオペアンプによる一般的な絶対値回路をもって形
成されている。前記ＦＥＴの作動電圧は、ＦＥＴのオン
抵抗がほぼ直線的に変化し始める最低電圧とするとよ
い。正負判定回路２１は、差の電圧ｌを入力し、正の時
（すなわち減速の時）は放電回路１５が働き、負の時
（すなわち加速の時）は働かないようにするための放電
制御信号ｎを切替回路２２へ出力するものであり、例え
ばアナログコンパレータ回路により形成されている。切
替回路２２は、放電電圧ｍを入力し、放電タイミング信
号ｏに従って放電回路１５に放電信号ｑとして送るが、
放電回路１５を働かせない内容の放電制御信号ｎが入力
された時にはＧＮＤ電圧ｐと切替えるものである。この
放電信号ｑは放電回路１５を形成するＦＥＴのゲート電
圧として付与される。反転増幅回路２３は、ホールド電
圧ｇを入力し、極性反転電圧ｒを切替回路２４へ出力す
るものであり、例えばオペアンプによる反転増幅回路を
もって形成されている。切換回路２４は、ホールド電圧
ｇと極性反転電圧ｒとを入力し、回転方向信号ｓに基づ
き出力を切替えるものであり、前記切替回路２２と同様
にアナログスイッチを用いた回路をもって形成されてい
る。この切替回路２４は、モータの回転方向が時計方向
の時はホールド電圧ｇを、反時計方向の時は極性反転電
圧ｒを検出速度電圧ｔとして出力する。

【００１８】次に、本実施例の作用を図２および図３に
より説明する。

【００１９】まず、図２に示すように、エンコーダ信号
を受けた４逓倍回路１１より４逓倍パルスｃが発生され
ると、積分用パルス発生回路１２から一定時間幅パルス
ｄが発生され、これを積分回路１３が積分して積分回路
出力ｅを発生する。４逓倍パルスｃを受けたタイミング
発生回路１６がサンプルホールドパルスｆ、今回ホール
ドパルスｈ、前回ホールドパルスｉおよび放電タイミン
グ信号ｏを発生する。サンプルホールドパルスｆを受け
てスイッチＳＷがオンされたサンプルホールド回路１４
は積分回路出力ｅのホールドコンデンサＣへのホールド
を開始する。また、今回ホールドパルスｈを受けた今回
ホールド回路１７は今回ホールド電圧ｊを出力し、、前
回ホールドパルスｉを受けた前回ホールド回路１８は前
回ホールド電圧ｋを出力する。減算回路１９は受けた今
回ホールド電圧ｊから前回ホールド電圧ｋを減算して差
の電圧ｌを出力する。絶対値回路２０は受けた差の電圧
ｌの絶対値を取り、放電電圧ｍとして出力する。また、
正負判定回路２１は受けた差の電圧ｌが正の時に放電回
路１５が働くようにするための放電制御信号ｎを出力す
る。前記放電タイミング信号ｏを受けた切替回路２２
は、放電回路１５が働くようにするための放電制御信号
ｎの入力を待って、絶対値回路２０から受けた放電電圧
ｍに対応する放電信号ｑを放電回路１５を形成するＦＥ
Ｔのゲートに出力する。放電回路１５は放電信号ｑに応
じたＦＥＴのソース・ドレイン間の抵抗をもってホール
ドコンデンサＣの電荷の放電を開始させる。この時、Ｆ
ＥＴのソース・ドレイン間の抵抗とホールドコンデンサ
Ｃの電位との時定数に従って、ホールドコンデンサＣの
電位が次第に低下して行き、これがホールド電圧ｇとし
て出力される。最終的には切替回路２４から検出速度電
圧ｔとして出力される。

【００２０】次に、図３によりモータが減速回転してい
る場合について説明する。

【００２１】同図に示すように、モータの速度が次第に
減速されている場合には、エンコーダ信号はＡ相ａ、Ｂ
相ｂの通りとなり、これに応じた４逓倍パルスｃおよび
一定時間幅パルスｄも図の通りのタイミングとなり、差
の電圧ｌも図の通りとなる。このような条件で本実施例
は作用するものであるから、本実施例によるサンプルホ
ールド回路１４のホールド電圧ｇは同図の太い実線に示
す通り、放電回路１５による放電により、一定時間幅パ
ルスの間に次第に減少させられるように変化し、減速す
るモータの実速度に正確に対応した検出速度電圧を示す
同図の細い実線に極めて近似したものとなっており、従
来例のサンプルホールド電圧を示す同図の鎖線に比較し
て実速度との誤差が著しく小さいことが分かる。

【００２２】更に説明すると、放電回路１５を形成する
ＦＥＴのゲート電圧を、前回のサンプルホールド電圧と
今回のサンプルホールド電圧の差の絶対値を用いること
により、モータの減速の程度が大きい時は、「前回のサ
ンプルホールド電圧」と「今回のサンプルホールド電
圧」との差が大きく、従ってＦＥＴのゲート電圧が高く
なり、ＦＥＴのソース・ドレイン間の抵抗が小さくなっ
て、ホールドコンデンサＣの電荷が速く放電され、サン
プルホールド回路１４の出力電圧の低下が速くなり、減
速の程度に合うようになる。逆に、減速の程度が小さい
時は、「前回のサンプルホールド電圧」と「今回のサン
プルホールド電圧」との差が小さく、従ってＦＥＴのゲ
ート電圧が小さくなり、ＦＥＴのソース・ドレイン間の
抵抗が大きくなって、ホールドコンデンサＣの電荷がな
かなか放電されず、サンプルホールド回路１４の出力電
圧が緩やかに低下し、減速の程度に合うようになる。

【００２３】次に、図４、図５および図６により、前記
放電回路１５および切替回路２２に代わる第２の実施例
の構成を説明する。

【００２４】第２実施例においては、ｎ＋１個の分圧抵
抗ｒ１、ｒ２…ｒ（ｎ＋１）が直列に接続して内蔵され
ており、各分圧電圧がｎ個のコンパレータＣ１、Ｃ２…
Ｃｎの＋側の入力とされ、前記絶対値回路２０の出力で
ある放電電圧ｍが各コンパレータの−側の入力とされて
いる。放電電圧ｍの入力経路には、タイミング発生回路
１６からの放電タイミング信号ｏと、正負判定回路２１
からの放電回路１５が働くようにするための放電制御信
号ｎとがＡＮＤ回路２５に入力された時にオンとなるス
イッチＳＷａが設けられている。また、各コンパレータ
の出力側にはそれぞれダイオードＤ１、Ｄ２…Ｄｎおよ
びインバータＩ１、Ｉ２…Ｉｎが順に接続されて放電信
号ｑ１、ｑ２…ｑｎを出力できるようにされている。

【００２５】このように形成されている切替回路２２
は、図５に示すように、放電電圧ｍが正の場合には放電
制御信号ｎは放電回路１５が働くようにするためにハイ
の状態にあり、スイッチＳＷａがオンされて、放電電圧
ｍより分圧電圧が大きい箇所のコンパレータから放電信
号が発生される。また、放電電圧ｍが負の場合には放電
制御信号ｎは放電回路１５が働かないようにするために
ローの状態にあり、スイッチＳＷａがオフされて、いず
れの放電信号も発生されない。

【００２６】図６の放電回路はＦＥＴを用いないで多数
の抵抗を用いて形成されている。

【００２７】すなわち、本実施例においては、ｎ個の抵
抗Ｒ１、Ｒ２…Ｒｎを並列に接続し、各抵抗に切替回路
２２のｎ個の放電信号ｑ１、ｑ２…ｑｎによりオン、オ
フさせられるｎ個のスイッチＳＷ１、ＳＷ２…ＳＷｎを
接続して形成されており、オンされたスイッチに接続さ
れている抵抗の合成値がホールドコンデンサＣと相俟っ
て放電時間を決定するように作用する。従って、ＦＥＴ
を用いた前記実施例とほぼ同様の効果が得られる。ま
た、切替回路はＤ／Ａコンバータ回路を使用しても、ほ
ぼ同様の効果が得られる。

【００２８】なお、本発明は前記実施例に限定されるも
のではなく、必要に応じて変更することができる。

【００２９】

【発明の効果】このように本発明のモータの速度検出回
路は構成され作用するものであるから、モータの減速停
止時においてもモータの実速度に近い出力を検出速度と
して得ることができ、減速停止制御をなめらかに行なう
ことができ、振動も少なく、停止時間も短くすることが
できる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明のモータの速度検出回路の１実施例を示
す回路図

【図２】本発明の構成各部の出力状態を示すタイムチャ
ート図

【図３】本発明のモータ減速時の構成各部の出力状態を
示すタイムチャート図

【図４】本発明の切替回路の第２の実施例を示す回路図

【図５】図４の切替回路の構成各部の出力状態を示すタ
イムチャート図

【図６】本発明の放電回路の第２の実施例を示す回路図

【図７】従来のモータの速度検出回路の１例を示すブロ
ック図

【図８】図７のモータの速度検出回路の高速回転時の構
成各部の出力状態を示すタイムチャート図

【図９】図７のモータの速度検出回路の低速回転時の構
成各部の出力状態を示すタイムチャート図

【図１０】従来のモータの速度検出回路の他の例を示す
ブロック図

【図１１】図１０のモータの速度検出回路の構成各部の
出力状態を示すタイムチャート図

【図１２】図１０のモータの速度検出回路の低速回転時
の速度の出力状態を示すタイムチャート図

【符号の説明】

１２ 積分用パルス発生回路 １３ 積分回路 １４ サンプルホールド回路 １５ 放電回路 １７ 今回ホールド回路 １８ 前回ホールド回路 ２０ 絶対値回路 Ｃ ホールドコンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 モータエンコーダ信号に基づくパルスか
   ら一定時間幅のパルスを発生させる一定時間幅パルス回
   路と、この一定時間幅パルスを積分してアナログ電圧に
   変換する積分回路と、この積分回路の出力電圧をサンプ
   ルホールドしてモータの速度として出力するサンプルホ
   ールド回路とを有するモータの速度検出回路において、
   前記サンプルホールド回路のホールドコンデンサの電荷
   を放電させる抵抗値を可変自在とした放電回路を設けた
   ことを特徴とするモータの速度検出回路。