JPH07198743A - 半導体加速度センサ - Google Patents
半導体加速度センサInfo
- Publication number
- JPH07198743A JPH07198743A JP35072993A JP35072993A JPH07198743A JP H07198743 A JPH07198743 A JP H07198743A JP 35072993 A JP35072993 A JP 35072993A JP 35072993 A JP35072993 A JP 35072993A JP H07198743 A JPH07198743 A JP H07198743A
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- Japan
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- semiconductor
- potential
- acceleration sensor
- semiconductor layer
- layer
- Prior art date
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Abstract
(57)【要約】
【目的】 たわみ部に加わる応力に応じてＳ／Ｎの高い
安定した出力を得ることの可能な半導体加速度センサを
提供する。 【構成】 半導体基板のたわみ部１０に加わる応力をド
レイン電流の変化として出力するＦＥＴ３を、たわみ部
１０の固定端近傍に設け、ＦＥＴ３の活性層の下方に
は、低電位に固定されたＰ- 半導体層１０５を設ける。
また、たわみ部１０の外周近傍に沿って給電ライン５０
を引き回し、この一端のボンディングパッド４５を低電
位に固定し、他端のボンディングパッド４６は、抵抗Ｒ
を介して電圧Ｖccに接続する。
安定した出力を得ることの可能な半導体加速度センサを
提供する。 【構成】 半導体基板のたわみ部１０に加わる応力をド
レイン電流の変化として出力するＦＥＴ３を、たわみ部
１０の固定端近傍に設け、ＦＥＴ３の活性層の下方に
は、低電位に固定されたＰ- 半導体層１０５を設ける。
また、たわみ部１０の外周近傍に沿って給電ライン５０
を引き回し、この一端のボンディングパッド４５を低電
位に固定し、他端のボンディングパッド４６は、抵抗Ｒ
を介して電圧Ｖccに接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体加速度センサに係
り、特に、圧力、加速度、機械的振動等の物理的外力に
より生じる応力を検出し、これらを電気信号に変換して
出力する半導体加速度センサに関する。
り、特に、圧力、加速度、機械的振動等の物理的外力に
より生じる応力を検出し、これらを電気信号に変換して
出力する半導体加速度センサに関する。
【０００２】
【従来の技術】近年、加速度や減速度（以下、これらを
総称して加速度と表現する）を検出するセンサとして、
小型、軽量であり、加速度情報を電気信号として直接出
力し得る特徴を持った半導体加速度センサが広く用いら
れ、例えば、自動車用エア・バッグシステムにおける衝
突検知センサとして採用されている。
総称して加速度と表現する）を検出するセンサとして、
小型、軽量であり、加速度情報を電気信号として直接出
力し得る特徴を持った半導体加速度センサが広く用いら
れ、例えば、自動車用エア・バッグシステムにおける衝
突検知センサとして採用されている。
【０００３】このような半導体加速度センサは、例えば
図３に示したように、半導体基板の一部２０を「コの
字」形に選択蝕刻して形成されたたわみ部１０と、たわ
み部１０の固定端近傍（根元）に形成されたゲージ部１
１と、増幅回路部１２とから構成され、加速度に応じて
たわみ部１０の自由端１０ａが変位すると、ゲージ部１
１に形成された電界効果トランジスタ（以下、ＦＥＴと
略する）のドレイン（ソ―ス）電流ＩDSが外部圧力に依
存して変化するので、その変化量を電流−電圧（Ｖ−
Ｉ）変換し、加速度の大きさを電圧信号として出力す
る。
図３に示したように、半導体基板の一部２０を「コの
字」形に選択蝕刻して形成されたたわみ部１０と、たわ
み部１０の固定端近傍（根元）に形成されたゲージ部１
１と、増幅回路部１２とから構成され、加速度に応じて
たわみ部１０の自由端１０ａが変位すると、ゲージ部１
１に形成された電界効果トランジスタ（以下、ＦＥＴと
略する）のドレイン（ソ―ス）電流ＩDSが外部圧力に依
存して変化するので、その変化量を電流−電圧（Ｖ−
Ｉ）変換し、加速度の大きさを電圧信号として出力す
る。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
加速度センサでは、ＦＥＴの活性層下方を絶縁層とする
構造やＰ- 半導体層とする構造が採用されているが、Ｐ
- 半導体層を用いた構造では、たわみ部１０の構造や配
置位置等にかかわらず、表面応力に応じて安定した出力
を得られることが知られている。
加速度センサでは、ＦＥＴの活性層下方を絶縁層とする
構造やＰ- 半導体層とする構造が採用されているが、Ｐ
- 半導体層を用いた構造では、たわみ部１０の構造や配
置位置等にかかわらず、表面応力に応じて安定した出力
を得られることが知られている。
【０００５】しかしながら、このＰ- 半導体層を用いた
構造でも、外乱や隣接素子の電位状態によってＰ- 半導
体層が不安定な状態になると、応力に応じてＦＥＴ活性
層内でのキャリア濃度が変動した際にＰ- 半導体層内で
もキャリア濃度が変動してしまう。この結果、ＦＥＴの
ドレイン電流に、応力とは無関係な電流が含まれるよう
になってＳ／Ｎ比が低下してしまうという問題があっ
た。
構造でも、外乱や隣接素子の電位状態によってＰ- 半導
体層が不安定な状態になると、応力に応じてＦＥＴ活性
層内でのキャリア濃度が変動した際にＰ- 半導体層内で
もキャリア濃度が変動してしまう。この結果、ＦＥＴの
ドレイン電流に、応力とは無関係な電流が含まれるよう
になってＳ／Ｎ比が低下してしまうという問題があっ
た。
【０００６】本発明の目的は、上記した従来技術の問題
点を解決し、たわみ部に加わる応力に応じてＳ／Ｎの高
い安定した出力を得ることの可能な半導体加速度センサ
を提供することにある。
点を解決し、たわみ部に加わる応力に応じてＳ／Ｎの高
い安定した出力を得ることの可能な半導体加速度センサ
を提供することにある。
【０００７】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では、半導体基板のたわみ部に加わる応
力を、基板表面に形成された電界効果トランジスタのド
レイン電流の変化として検出する半導体加速度センサに
おいて、電界効果トランジスタの一方導電型活性層下方
に他方導電型低濃度半導体層（Ｐ- 半導体層）を設け、
この低濃度半導体層を固定電位に保つようにした点に特
徴がある。
ために、本発明では、半導体基板のたわみ部に加わる応
力を、基板表面に形成された電界効果トランジスタのド
レイン電流の変化として検出する半導体加速度センサに
おいて、電界効果トランジスタの一方導電型活性層下方
に他方導電型低濃度半導体層（Ｐ- 半導体層）を設け、
この低濃度半導体層を固定電位に保つようにした点に特
徴がある。
【０００８】
【作用】上記した構成によれば、低濃度半導体層が固定
電位に保たれるので、外乱や隣接素子の電位状態にかか
わらず低濃度半導体層を安定状態に保つことができる。
したがって、基板への応力に応じて電界効果トランジス
タの活性層内でのキャリア濃度が変動しても、低濃度半
導体層内ではキャリア濃度が変動しにくくなり、電界効
果トランジスタのドレイン電流は活性層内でのキャリア
濃度のみに依存して変化するようになる。
電位に保たれるので、外乱や隣接素子の電位状態にかか
わらず低濃度半導体層を安定状態に保つことができる。
したがって、基板への応力に応じて電界効果トランジス
タの活性層内でのキャリア濃度が変動しても、低濃度半
導体層内ではキャリア濃度が変動しにくくなり、電界効
果トランジスタのドレイン電流は活性層内でのキャリア
濃度のみに依存して変化するようになる。
【０００９】
【実施例】図１は、本発明の一実施例である半導体加速
度センサの平面図、図２は図１のＡ−Ｂ線での断面図で
あり、前記と同一の符号は同一または同等部分を表して
いる。なお、説明を理解しやすくするために、図１では
図２の絶縁層４１、４２が図示を省略されている。
度センサの平面図、図２は図１のＡ−Ｂ線での断面図で
あり、前記と同一の符号は同一または同等部分を表して
いる。なお、説明を理解しやすくするために、図１では
図２の絶縁層４１、４２が図示を省略されている。
【００１０】図２において、半導体基板１００は、チッ
プ裏面電極１０１と、ＧａＡｓバルク結晶層１０２と、
ＧａＡｌＡｓ層１０３と、ＧａＡｓエピタキシャル成長
層１０４と、Ｐ- （７×１０15程度）半導体層１０５と
を、この順序に積層して構成されている。
プ裏面電極１０１と、ＧａＡｓバルク結晶層１０２と、
ＧａＡｌＡｓ層１０３と、ＧａＡｓエピタキシャル成長
層１０４と、Ｐ- （７×１０15程度）半導体層１０５と
を、この順序に積層して構成されている。
【００１１】基板表面のたわみ部１０の固定端近傍（根
元）には、ＧａＡｓをＶＰＥ法またはＬＰＥ法を用いて
結晶成長させ、不要部分をエッチングしてイオン注入
（１×１０17程度）することにより、０．８μｍ程度の
厚みでＮ+ 半導体層３０が形成されている。
元）には、ＧａＡｓをＶＰＥ法またはＬＰＥ法を用いて
結晶成長させ、不要部分をエッチングしてイオン注入
（１×１０17程度）することにより、０．８μｍ程度の
厚みでＮ+ 半導体層３０が形成されている。
【００１２】このＮ+ 半導体層３０はＦＥＴ３の活性層
として機能し、その表面にはオーミックメタル構造（Ａ
ｕＧｅ／Ｎｉ／Ａｕ）のソース電極３１およびドレイン
電極３３と、ショットキメタル構造（Ｔｉ／Ｗ）のゲー
ト電極３２とが形成されている。ＦＥＴ３の表面には、
１．８μｍ程度の膜厚で絶縁層４１、４２が積層されて
いる。各電極３１、３２、３３には、それぞれＴｉ／Ａ
ｕ配線３４ａ、３４ｂ、３４ｃが接続され、配線３４ｃ
の他端にはボンディングパッド４３が形成されている。
として機能し、その表面にはオーミックメタル構造（Ａ
ｕＧｅ／Ｎｉ／Ａｕ）のソース電極３１およびドレイン
電極３３と、ショットキメタル構造（Ｔｉ／Ｗ）のゲー
ト電極３２とが形成されている。ＦＥＴ３の表面には、
１．８μｍ程度の膜厚で絶縁層４１、４２が積層されて
いる。各電極３１、３２、３３には、それぞれＴｉ／Ａ
ｕ配線３４ａ、３４ｂ、３４ｃが接続され、配線３４ｃ
の他端にはボンディングパッド４３が形成されている。
【００１３】一方、図１に示したように、Ｐ- 半導体層
１０５上には、たわみ部１０の外周近傍に沿って給電ラ
イン５０が引き回されており、給電ライン５０の両端に
はボンディングパッド４５、４６が形成されている。
１０５上には、たわみ部１０の外周近傍に沿って給電ラ
イン５０が引き回されており、給電ライン５０の両端に
はボンディングパッド４５、４６が形成されている。
【００１４】ボンディングパッド４５には当該素子内で
最低の電位（例えば接地電位）が印加され、ボンディン
グパッド４６には、抵抗Ｒを介して電圧Ｖccが印加され
る。本実施例では、給電ライン５０を抵抗Ｒに対して十
分に低抵抗とすることで、Ｐ- 半導体層１０５を実質的
に当該素子内での最低電位に保つようにしている。
最低の電位（例えば接地電位）が印加され、ボンディン
グパッド４６には、抵抗Ｒを介して電圧Ｖccが印加され
る。本実施例では、給電ライン５０を抵抗Ｒに対して十
分に低抵抗とすることで、Ｐ- 半導体層１０５を実質的
に当該素子内での最低電位に保つようにしている。
【００１５】このような構成において、ドレイン電極３
３に５Ｖ、ソース電極３１に３．５Ｖ、ゲート電極３２
に２〜３Ｖをそれぞれ印加し、Ｐ- 半導体層１０５を略
０Ｖに保つと、無応力状態でソース／ドレイン電流ＩSD
が５ｍＡに制御されるように各部が特定されている。
３に５Ｖ、ソース電極３１に３．５Ｖ、ゲート電極３２
に２〜３Ｖをそれぞれ印加し、Ｐ- 半導体層１０５を略
０Ｖに保つと、無応力状態でソース／ドレイン電流ＩSD
が５ｍＡに制御されるように各部が特定されている。
【００１６】ここで、当該半導体基板１００に加速度が
加わり、たわみ部１０の自由端１０ａが変位すると、Ｆ
ＥＴ３のゲート近傍には、たわみ部１０の変位方向に応
じて圧縮応力あるいは引っ張り応力が生じる。このよう
な応力はＦＥＴ３のゲート直下の活性層３０内に圧力分
極を生じさせるので、活性層３０内ではキャリア濃度が
変化してドレイン電流ＩSDが変化する。
加わり、たわみ部１０の自由端１０ａが変位すると、Ｆ
ＥＴ３のゲート近傍には、たわみ部１０の変位方向に応
じて圧縮応力あるいは引っ張り応力が生じる。このよう
な応力はＦＥＴ３のゲート直下の活性層３０内に圧力分
極を生じさせるので、活性層３０内ではキャリア濃度が
変化してドレイン電流ＩSDが変化する。
【００１７】このとき、活性層３０の下に形成されたＰ
- 半導体層１０５が不安定な状態にあると、活性層３０
内でのキャリア濃度の変動に影響されてＰ- 半導体層１
０５内でもキャリア濃度が変動してしまい、活性層３０
内でのキャリア濃度の変動に応じたドレイン電流の変化
のみを検出することができない。
- 半導体層１０５が不安定な状態にあると、活性層３０
内でのキャリア濃度の変動に影響されてＰ- 半導体層１
０５内でもキャリア濃度が変動してしまい、活性層３０
内でのキャリア濃度の変動に応じたドレイン電流の変化
のみを検出することができない。
【００１８】しかしながら、本実施例ではＰ- 半導体層
１０５がボンディングパッド４６を介して固定電位に接
続されているので、活性層３０内でキャリア濃度が変動
してもＰ- 半導体層１０５内でのキャリア濃度の変動を
抑えることができる。
１０５がボンディングパッド４６を介して固定電位に接
続されているので、活性層３０内でキャリア濃度が変動
してもＰ- 半導体層１０５内でのキャリア濃度の変動を
抑えることができる。
【００１９】したがって、ＦＥＴ３のドレイン電流ＩSD
は活性層３０内でのキャリア濃度のみに依存して変化す
るようになるので、ドレイン電流ＩSDに不規則な変動が
発生せず、Ｓ／Ｎ比の高い応力検知が可能になる。
は活性層３０内でのキャリア濃度のみに依存して変化す
るようになるので、ドレイン電流ＩSDに不規則な変動が
発生せず、Ｓ／Ｎ比の高い応力検知が可能になる。
【００２０】しかも、本実施例ではＦＥＴ３を挟むよう
に給電ライン５０が配置されているので、ＦＥＴ３の両
側においてＰ- 半導体層１０５が同電位（低電位）に固
定される。したがって、Ｐ- 半導体層１０５を一点のみ
で固定電位と接続する場合に比べて、活性層３０下方の
Ｐ- 半導体層１０５を一様に低い電位に保てるようにな
る。
に給電ライン５０が配置されているので、ＦＥＴ３の両
側においてＰ- 半導体層１０５が同電位（低電位）に固
定される。したがって、Ｐ- 半導体層１０５を一点のみ
で固定電位と接続する場合に比べて、活性層３０下方の
Ｐ- 半導体層１０５を一様に低い電位に保てるようにな
る。
【００２１】また、本実施例ではたわみ部１０の外周近
傍に沿って設けられた給電ライン５０が、ボンディング
パッド４５を介して低電位に固定されているため、給電
ライン５０が断線していなければ、ボンディングパッド
４６に接続された端子Ｐでは低電位が検出される。
傍に沿って設けられた給電ライン５０が、ボンディング
パッド４５を介して低電位に固定されているため、給電
ライン５０が断線していなければ、ボンディングパッド
４６に接続された端子Ｐでは低電位が検出される。
【００２２】ところが、何等かの原因によってたわみ部
１０が破損して給電ライン５０が断線すると、ボンディ
ングパッド４５と４６とはＰ- 半導体層１０５のみを介
して接続されるようになる。このとき、Ｐ- 半導体層１
０５は給電ライン５０と比べて高抵抗なので端子Ｐの電
位が上昇する。したがって、端子Ｐの電圧を監視するこ
とにより、たわみ部１０の破損を検知できるようにな
る。
１０が破損して給電ライン５０が断線すると、ボンディ
ングパッド４５と４６とはＰ- 半導体層１０５のみを介
して接続されるようになる。このとき、Ｐ- 半導体層１
０５は給電ライン５０と比べて高抵抗なので端子Ｐの電
位が上昇する。したがって、端子Ｐの電圧を監視するこ
とにより、たわみ部１０の破損を検知できるようにな
る。
【００２３】なお、上記した実施例ではＦＥＴの活性層
をＮ型半導体、その下で固定電位に保たれる半導体層を
Ｐ型半導体としたが、本発明はこれのみに限定されず、
活性層をＰ型、その下方の半導体層をＮ型とした半導体
加速度センサにも同様に適用することができる。
をＮ型半導体、その下で固定電位に保たれる半導体層を
Ｐ型半導体としたが、本発明はこれのみに限定されず、
活性層をＰ型、その下方の半導体層をＮ型とした半導体
加速度センサにも同様に適用することができる。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＦＥＴの活性層下方に形成された半導体層を
低電位に固定するようにしたので、ＦＥＴ活性層内でキ
ャリア濃度が変動しても、低濃度半導体層内ではキャリ
ア濃度が変動しにくくなる。
によれば、ＦＥＴの活性層下方に形成された半導体層を
低電位に固定するようにしたので、ＦＥＴ活性層内でキ
ャリア濃度が変動しても、低濃度半導体層内ではキャリ
ア濃度が変動しにくくなる。
【００２５】したがって、ＦＥＴのドレイン電流は活性
層内でのキャリア濃度のみに依存して変化するようにな
り、Ｓ／Ｎ比の高い信号を出力できるようになる。
層内でのキャリア濃度のみに依存して変化するようにな
り、Ｓ／Ｎ比の高い信号を出力できるようになる。
【００２６】また、たわみ部の外周近傍に沿って給電ラ
インを引き回し、その一端を固定電位に保持すると共
に、その他端の電位を常時検出するようにしたので、た
わみ部の破損を確実に検知できるようになる。
インを引き回し、その一端を固定電位に保持すると共
に、その他端の電位を常時検出するようにしたので、た
わみ部の破損を確実に検知できるようになる。
【図１】 本発明の一実施例である半導体加速度センサ
の平面図である。
の平面図である。
【図２】 図１のＡ−Ｂ線での断面図である。
【図３】 半導体加速度センサの斜視図である。
３…ＦＥＴ、１０…たわみ部、３０…Ｎ+ 半導体層、３
１…ソース電極、３２…ゲート電極、３３…ドレイン電
極、３４…Ｔｉ／Ａｕ配線、４１、４２…絶縁層、４
３、４５、４６…ボンディングパッド、５０…給電ライ
ン、１００…半導体基板、１０１…チップ裏面電極、１
０２…ＧａＡｓバルク結晶層、１０３…ＧａＡｌＡｓ
層、１０４…ＧａＡｓエピタキシャル成長層、１０５…
Ｐ- 半導体層
１…ソース電極、３２…ゲート電極、３３…ドレイン電
極、３４…Ｔｉ／Ａｕ配線、４１、４２…絶縁層、４
３、４５、４６…ボンディングパッド、５０…給電ライ
ン、１００…半導体基板、１０１…チップ裏面電極、１
０２…ＧａＡｓバルク結晶層、１０３…ＧａＡｌＡｓ
層、１０４…ＧａＡｓエピタキシャル成長層、１０５…
Ｐ- 半導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船川 和彦 埼玉県和光市中央一丁目４番１号 株式会 社本田技術研究所内
Claims (5)
- 【請求項１】 半導体基板のたわみ部に加わる応力を、
基板表面に形成された電界効果トランジスタのソ―ス／
ドレイン電流の変化として検出する半導体加速度センサ
において、 前記電界効果トランジスタの一方導電型活性層下方に形
成された反対導電型低濃度半導体層と、 前記低濃度半導体層を第１の電位に固定する電位固定手
段とを具備したことを特徴とする半導体加速度センサ。 - 【請求項２】 前記低濃度半導体層はＰ- 半導体層であ
ることを特徴とする請求項１記載の半導体加速度セン
サ。 - 【請求項３】 たわみ部の外周近傍に沿って配置され、
前記第１の電位に固定された配線手段をさらに具備した
ことを特徴とする請求項１または２に記載の半導体加速
度センサ。 - 【請求項４】 前記第１の電位は、半導体基板内で最低
の電位であることを特徴とする請求項１ないし３のいず
れかに記載の半導体加速度センサ。 - 【請求項５】 前記配線手段は、その一端近傍において
前記第１の電位と導電接続され、その他端近傍は抵抗を
介して、前記第１の電位より高い第２の電位と導電接続
されたことを特徴とする請求項４記載の半導体加速度セ
ンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35072993A JPH07198743A (ja) | 1993-12-28 | 1993-12-28 | 半導体加速度センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35072993A JPH07198743A (ja) | 1993-12-28 | 1993-12-28 | 半導体加速度センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07198743A true JPH07198743A (ja) | 1995-08-01 |
Family
ID=18412461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35072993A Pending JPH07198743A (ja) | 1993-12-28 | 1993-12-28 | 半導体加速度センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07198743A (ja) |
-
1993
- 1993-12-28 JP JP35072993A patent/JPH07198743A/ja active Pending
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