JPH07200094A

JPH07200094A - 位相同期クロック分配回路

Info

Publication number: JPH07200094A
Application number: JP6000623A
Authority: JP
Inventors: Masami Kihara; 雅巳木原; Sadayasu Ono; 定康小野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1994-01-07
Filing date: 1994-01-07
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】回路基板や半導体素子内のクロックが高速な
場合でも、部品間でクロックの位相差を意識せず回路設
計や部品配置を決定できるようにする。【構成】回路１を複数のブロック２に分割し、クロッ
ク１３を発生し往路クロック１０として各ブロック２に
分配するクロック発生回路７と、各ブロック２に対応し
て設けられ、クロック１３と対応するブロック２からの
復路クロック１１との位相差を検出し位相差情報１２を
出力する位相一致検出回路８とからなるクロック発生部
３と、各ブロック２に設けられ、往路クロック１０を入
力し対応する位相一致検出回路８に復路クロック１１と
して折り返すと共に、往路クロック１０を位相差情報１
２に基づいて位相補正する可変遅延回路９と、クロック
発生部３と各ブロック２との間で、往路および復路とも
同一の伝送遅延で、往路クロック１０，復路クロック１
１，位相差情報１２を転送する情報転送手段５とを設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の能動素子および
複数の受動素子が搭載された回路基板や大規模集積回路
（ＬＳＩ）等の半導体素子中に同一位相のクロックを分
配する位相同期クロック分配回路に関する。

【０００２】

【従来の技術】ディジタル回路において必要とされるク
ロックの周波数が高くなると、回路基板内の配線による
遅延やＬＳＩ等の半導体素子内部の遅延が、クロックの
周期に比較して増大する。このため、従来では、アナロ
グシミュレーションによる回路解析に基づく詳細な設計
手法と、実際の回路における部品配置および位相の調整
とにより、クロックの高周波化に対応している。

【０００３】

【発明が解決しようとする課題】ところで、クロックの
高周波化に伴うアナログシミュレーションによる回路解
析に基づく詳細な設計や、実際の回路における部品配置
および位相の調整は、回路規模の増大とともに膨大な工
数を必要とするという欠点があった。本発明は、このよ
うな背景の下になされたもので、回路基板やＬＳＩ等の
半導体素子内部のクロックが高速な場合でも、部品間で
クロックの位相差を意識しないで回路設計や部品配置を
決定できる位相同期クロック分配回路を提供することを
目的とする。

【０００４】

【課題を解決するための手段】請求項１記載の発明は、
複数の能動素子および複数の受動素子が搭載された回路
基板や集積回路が形成された半導体素子を複数のブロッ
クに分割し、基準クロックを発生して往路クロックとし
て前記各ブロックに分配するクロック発生回路と、前記
各ブロックに対応して設けられ、前記基準クロックと対
応するブロックから折り返される復路クロックとの位相
差を検出して位相差情報をそれぞれ出力する複数の位相
検出回路とからなる共通部と、各ブロックに設けられ、
前記往路クロックを入力して対応する位相検出回路に前
記復路クロックとして折り返すとともに、前記往路クロ
ックを前記位相差情報に基づいて位相補正してブロック
クロックとして出力する複数の位相差補正回路と、前記
共通部と前記各ブロックとの間で、往路および復路とも
同一の伝送遅延で、前記往路クロック、前記復路クロッ
クおよび前記位相差情報を転送する情報転送手段とを具
備することを特徴としている。

【０００５】請求項２記載の発明は、請求項１記載の発
明において、前記各ブロックがさらに複数のセルに分割
され、前記各ブロックには、前記位相差補正回路によっ
て位相補正されたブロッククロックに基づいて基準セル
クロックを発生して往路セルクロックとして前記各セル
に分配するセルクロック発生回路と、前記各セルに対応
して設けられ、前記基準セルクロックと対応するセルか
ら折り返される復路セルクロックとの位相差を検出して
セル位相差情報をそれぞれ出力する複数のブロック位相
検出回路とからなるブロック共通部と、各セルに設けら
れ、前記往路セルクロックを入力して対応するブロック
位相検出回路に前記復路セルクロックとして折り返すと
ともに、前記往路セルクロックを前記セル位相差情報に
基づいて位相補正してセルクロックとして出力する複数
のセル位相差補正回路と、前記ブロック共通部と前記各
セルとの間で、往路および復路とも同一の伝送遅延で、
前記往路セルクロック、前記復路セルクロックおよび前
記セル位相差情報を転送するセル情報転送手段とが設け
られていることを特徴としている。

【０００６】請求項３記載の発明は、請求項２記載の発
明において、前記共通部と前記各ブロックとの間で発生
する前記クロックの分配遅延がＴ_dbの時、前記クロック
の周波数を（１／２×Ｔ_db）以内とし、前記各位相差補
正回路は、前記往路クロックを前記位相差情報に基づい
て位相補正して出力し、前記各セルクロック発生回路
は、対応する位相差補正回路によって位相補正されたブ
ロッククロックに基づいてより高い周波数の基準セルク
ロックを発生し、前記ブロック共通部と前記各セルとの
間で発生する前記セルクロックの分配遅延がＴ_dcの時、
前記セルクロックの周波数を（１／２×Ｔ_dc）以内と
し、前記各セル位相差補正回路は、前記往路セルクロッ
クを前記セル位相差情報に基づいて位相補正して出力す
ることを特徴としている。

【０００７】請求項４記載の発明は、請求項２記載の発
明において、前記基準クロックを、前記クロックの１周
期に相当する時間を越えない時間遅延する基準遅延回路
を有し、前記各位相検出回路は、前記基準遅延回路から
出力されるクロックと対応するブロックから折り返され
る復路クロックとの位相差を検出して位相差情報をそれ
ぞれ出力することを特徴としている。

【０００８】請求項５記載の発明は、請求項２記載の発
明において、前記各位相差補正回路は、同一構成の第１
および第２の可変遅延回路を有し、前記第１の可変遅延
回路は、前記往路クロックを遅延して前記ブロッククロ
ックを出力するとともに、前記第２の可変遅延回路に入
力し、前記第２の可変遅延回路は、前記第１の可変遅延
回路の出力クロックを遅延して、その出力クロックを前
記復路クロックとして対応する位相検出回路に折り返
し、前記第１および第２の可変遅延回路のそれぞれの遅
延は、前記位相差情報に基づいて同一となるように制御
され、前記各セル位相差補正回路は、同一構成の第３お
よび第４の可変遅延回路を有し、前記第３の可変遅延回
路は、前記往路セルクロックを遅延して前記セルクロッ
クを出力するとともに、前記第４の可変遅延回路に入力
し、前記第４の可変遅延回路は、前記第３の可変遅延回
路の出力クロックを遅延して、その出力クロックを前記
復路セルクロックとして対応するセル位相検出回路に折
り返し、前記第３および第４の可変遅延回路のそれぞれ
の遅延は、前記セル位相差情報に基づいて同一となるよ
うに制御されることを特徴としている。

【０００９】請求項６記載の発明は、請求項２記載の発
明において、前記各位相検出回路は、前記復路クロック
と前記基準クロックとの前記位相差情報を、前記復路ク
ロックに対する前記基準クロックの進み遅れ、あるいは
前記基準クロックに対する前記復路クロックの進み遅れ
を検出することにより表し、前記情報転送手段を介して
前記位相差情報を対応する位相差補正回路に転送して制
御し、前記各セル位相検出回路は、前記復路セルクロッ
クと前記基準セルクロックとの前記セル位相差情報を、
前記復路セルクロックに対する前記基準セルクロックの
進み遅れ、あるいは前記基準セルクロックに対する前記
復路セルクロックの進み遅れを検出することにより表
し、前記セル情報転送手段を介して前記セル位相差情報
を対応するセル位相差補正回路に転送して制御すること
を特徴としている。

【００１０】請求項７記載の発明は、請求項２記載の発
明において、請求項５記載の位相差補正回路およびセル
位相差補正回路と、請求項６記載の位相検出回路および
セル位相検出回路とを具備し、まず、前記第１および第
２の可変遅延回路の遅延を最小または最大にしておき、
次に、前記第１および第２の可変遅延回路の可変ステッ
プに従って遅延量を増加または減少させ、そのときの前
記位相検出回路から転送される位相差情報が前記復路ク
ロックが前記基準クロックより進んでいることまたは遅
れていることを示している場合には、前記第１および第
２の可変遅延回路の可変ステップに従って前記遅延量を
増加または減少させ、前記位相差情報が前記復路クロッ
クが前記基準クロックより遅れていることまたは進んで
いることを示している場合には、前記第１および第２の
可変遅延回路の遅延量を固定し、まず、前記第３および
第４の可変遅延回路の遅延を最小または最大にしてお
き、次に、前記第３および第４の可変遅延回路の可変ス
テップに従って遅延量を増加または減少させ、そのとき
の前記セル位相検出回路から転送されるセル位相差情報
が前記復路セルクロックが前記基準セルクロックより進
んでいることまたは遅れていることを示している場合に
は、前記第３および第４の可変遅延回路の可変ステップ
に従って前記遅延量を増加または減少させ、前記セル位
相差情報が前記復路セルクロックが前記基準セルクロッ
クより遅れていることまたは進んでいることを示してい
る場合には、前記第３および第４の可変遅延回路の遅延
量を固定することを特徴としている。

【００１１】

【作用】請求項１記載の発明によれば、クロック発生回
路から出力されたクロックは、情報転送手段を介して往
路クロックとして各位相差補正回路に転送された後、情
報転送手段を介して復路クロックとして対応する位相検
出回路に折り返される。各位相検出回路は、基準クロッ
クと復路クロックとの位相差を検出して、情報転送手段
を介して位相差情報を対応する位相差補正回路に転送す
る。これにより、各ブロックの位相差補正回路から出力
されるブロッククロックの位相が基準クロックの位相と
一致する。

【００１２】また、請求項２記載の発明によれば、請求
項１記載の発明の各ブロックにおいて、セルクロック発
生回路から出力された基準セルクロックは、セル情報転
送手段を介して往路セルクロックとして各セル位相差補
正回路に転送された後、セル情報転送手段を介して復路
セルクロックとして対応するブロック位相検出回路に折
り返される。各ブロック位相検出回路は、基準セルクロ
ックと復路セルクロックとの位相差を検出して、セル情
報転送手段を介してセル位相差情報を対応するセル位相
差補正回路に転送する。これにより、各セルのセル位相
差補正回路から出力されるセルクロックの位相が基準セ
ルクロックの位相と一致する。さらに、請求項３ないし
７記載の発明によれば、請求項２記載の発明において、
高い位相同期精度が得られる。

【００１３】

【実施例】図１は本発明の概要を表す概念図である。本
発明においては、回路基板やＬＳＩ等の半導体素子（以
下、単に回路という）１を複数のブロック２に分割し、
外部から供給される基準クロック６を受信して所定周期
のクロックを発生するクロック発生部３と、各ブロック
２に設けられ、クロック発生部３から出力されるクロッ
クをそれぞれ受信するクロック受信部４と、クロック発
生部３とクロック受信部４との間で情報を転送する情報
転送手段５とを設ける。そして、情報転送手段５におい
て発生する伝送遅延を、全てのブロック２に対して等し
くすることにより、各ブロック２に同一位相のクロック
を分配する。

【００１４】クロック発生部３とクロック受信部４との
間のクロックの分配は、図２に示すような基本回路構成
によって実現される。図２において、クロック発生部３
はクロック発生回路７と位相一致検出回路８とから構成
され、クロック受信部４は可変遅延回路９を有してい
る。また、情報転送手段５は、往路クロック１０、復路
クロック１１および位相差情報１２をクロック発生部３
とクロック受信部４との間で転送する。

【００１５】このような構成において、クロック発生回
路７から出力されたクロック１３は、情報転送手段５を
介して往路クロック１０として可変遅延回路９に転送さ
れた後、情報転送手段５を介して復路クロック１１とし
て位相一致検出回路８に折り返される。位相一致検出回
路８は、クロック発生回路７から出力されたクロック１
３と、可変遅延回路９から折り返された復路クロック１
１との間の位相一致検出を行った後、情報転送手段５を
介して位相差情報１２を可変遅延回路９に転送する。

【００１６】この場合、往路クロック１０の伝送遅延と
復路クロック１１の伝送遅延とが等しくなるように設定
し、位相一致検出回路８において、折り返された復路ク
ロック１１の伝送遅延を測定し、この伝送遅延の、あら
かじめ設定された遅延からの位相偏差を位相差情報１２
として可変遅延回路９に転送することにより、各ブロッ
ク２の可変遅延回路９から出力されるクロックの位相を
上記あらかじめ設定された遅延の１／２に制御でき、ク
ロック受信部４においては上記あらかじめ設定された遅
延より１／２だけ遅延したクロックを受信できる。これ
により、上記クロック受信部４を各ブロック２に設ける
ことにより、複数のブロック２に分割された回路１内の
クロックの位相が一致していることを保証することがで
きる。

【００１７】以下、図面を参照して、本発明の実施例に
ついて説明する。図３は本発明の一実施例による位相同
期クロック分配回路を適用した回路１の構成を表す図で
ある。この実施例においては、回路１を図３（ａ）に示
すように、複数のブロックに分割し、さらに、図３
（ｂ）に示すように、各ブロック内を複数のセルに分割
する。

【００１８】回路１は、低速クロック分配部１４と、低
速クロック受信部１５と、低速クロック用情報転送線１
８と、高速クロック分配部１６と、高速クロック受信部
１７と、高速クロック用情報転送線１９とからなる位相
同期クロック分配回路を有している。低速クロック分配
部１４は、基準クロック６を受信して低速クロックを各
ブロックに分配する。低速クロック受信部１５は、各ブ
ロックに設けられ、上記低速クロックを受信する。低速
クロック用情報転送線１８は、低速クロック分配部１４
と低速クロック受信部１５との間で情報を転送する。高
速クロック分配部１６は、各ブロックに設けられ、低速
クロック受信部１５から出力される低速クロックを受信
して高速クロックを発生する。高速クロック受信部１７
は、各セルに設けられ、上記高速クロックを受信する。
高速クロック用情報転送線１９は、高速クロック分配部
１６と高速クロック受信部１７との間で情報を転送す
る。

【００１９】次に、図４に低速クロック分配部１４と、
各ブロックに設けられた低速クロック受信部１５との構
成を示す。低速クロック分配部１４は、クロック発生回
路２０と、低速クロック２６の１周期に相当する時間を
越えない遅延を発生する基準遅延回路２１と、各ブロッ
クに対応して設けられた位相一致検出回路２２とから構
成されている。また、低速クロック受信部１５は、可変
遅延回路２３を有している。さらに、低速クロック分配
部１４と、各ブロックの低速クロック受信部１５との間
には、遅延制御用配線２４とクロック分配用配線２５と
からなる低速クロック用情報転送線１８が設けられてい
る。

【００２０】このような構成において、まず、基準クロ
ック６は、クロック発生回路２０に入力され、ここで、
基準クロック６に基づいて低速クロック２６が発生され
て各ブロックおよび基準遅延回路２１に分配される。各
ブロックに分配される低速クロック２６は、低速クロッ
ク分配部１４から、クロック分配用配線２５を構成する
往路配線２７を介して各ブロックの低速クロック受信部
１５に分配され、可変遅延回路２３に転送される。

【００２１】次に、各可変遅延回路２３に転送された低
速クロック２６は、各可変遅延回路２３から低速クロッ
ク２８として出力され、各セルの高速クロック分配部１
６内に分配されるとともに、各低速クロック受信部１５
から、クロック分配用配線２５を構成する復路配線２９
を介して、低速クロック３１として、低速クロック分配
部１４の対応する位相一致検出回路２２に折り返され
る。

【００２２】各位相一致検出回路２２においては、基準
遅延回路２１を通過した低速クロック３０と、折り返さ
れた低速クロック３１との位相関係が検出され、位相差
情報３２として遅延制御用配線２４を介して対応するブ
ロックの可変遅延回路２３に転送される。各可変遅延回
路２３においては、位相差情報３２に基づいて位相が一
致するまで遅延量が可変される。以上説明した動作が各
ブロック毎に行われることにより、各ブロック内で得ら
れた低速クロック２８の位相は、全てクロック発生回路
２０の出力である低速クロック２６の位相と一致するこ
とになる。

【００２３】次に、図５に高速クロック分配部１６と、
各セルに設けられた高速クロック受信部１７の構成を示
す。高速クロック分配部１６は、上述した低速クロック
受信部１５と、位相同期回路３３と、各セルに対応して
設けられた位相一致検出回路３４とから構成されてい
る。また、高速クロック受信部１７は、可変遅延回路３
５と、セル内クロック分配部３６とから構成されてい
る。さらに、高速クロック分配部１６と、各セルの高速
クロック受信部１７との間には、遅延制御用配線３７と
クロック分配用配線３８とからなる高速クロック用情報
転送線１９が設けられている。

【００２４】このような構成において、まず、低速クロ
ック受信部１５の可変遅延回路２３から出力された低速
クロック２８は、位相同期回路３３において、高速クロ
ック４１に変換された後、各セルおよび各位相一致検出
回路３４に分配される。各セルに分配される高速クロッ
ク４１は、高速クロック分配部１６から、クロック分配
用配線３８を構成する往路配線４２を介して各セルの高
速クロック受信部１７に分配され、可変遅延回路３５に
転送される。

【００２５】次に、各可変遅延回路３５に転送された高
速クロック４１は、各可変遅延回路３５から高速クロッ
ク４３として出力され、各セルのセル内クロック分配部
３６内に分配されるとともに、各高速クロック受信部１
７から、クロック分配用配線３８を構成する復路配線４
４を介して、高速クロック４５として、高速クロック分
配部１６の対応する位相一致検出回路３４に折り返され
る。

【００２６】各位相一致検出回路３４においては、高速
クロック４１と、折り返された高速クロック４５との位
相関係が検出され、位相差情報４６として遅延制御用配
線３７を介して対応するセルの可変遅延回路３５に転送
される。各可変遅延回路３５においては、位相差情報４
６に基づいて位相が一致するまで遅延量が可変される。
以上説明した動作が各セル毎に行われることにより、各
セル内で得られた高速クロック４３の位相は、全て位相
同期回路３３の出力である高速クロック４１の位相と一
致することになる。

【００２７】次に、図６は、図４に示すクロック発生回
路２０の構成の一例である。基準クロック６は、アイソ
レーションとファンアウトを増やすための分配回路１０
０を通過した後、分岐され、複数のインバータ１０１を
介して、低速クロック２６として、図４に示す基準遅延
回路２１および複数の低速クロック受信部１５に転送さ
れる。また、図７は、図４に示す基準遅延回路２１の構
成の一例である。クロック発生回路２０から転送された
低速クロック２６は、インバータ列１０２により遅延さ
れた後、複数のインバータ１０３を介して、低速クロッ
ク３０として、図４に示す複数の位相一致検出回路２２
に転送される。

【００２８】さらに、図８は、図４および図５にそれぞ
れ示す位相一致検出回路２２および３４の構成の一例で
ある。いずれもＤタイプのポジティブ・エッジトリガド
・フリップ・フロップ（以下、単にＦＦという）１０４
によって構成されている。図８に示すＦＦ１０４が位相
一致検出回路２２の場合、図４に示す基準遅延回路２１
から転送された低速クロック３０がＦＦ１０４のＤ端子
に入力され、図４に示す可変遅延回路２３によって折り
返された低速クロック３１がＦＦ１０４のＣＫ端子に入
力される。低速クロック３１が”Ｈ”レベルになる時、
低速クロック３０が”Ｈ”レベルならば、ＦＦ１０４の
Ｑ端子から出力される位相差情報３２は”Ｈ”レベルと
なり、低速クロック３１が”Ｈ”レベルになる時、低速
クロック３０が”Ｌ”レベルならば、ＦＦ１０４のＱ端
子から出力される位相差情報３２は”Ｌ”レベルとな
る。したがって、位相差情報３２が”Ｌ”レベルから”
Ｈ”レベルになる時、低速クロック３０の位相と低速ク
ロック３１の位相とが一致していることになる。なお、
低速クロック３１をＦＦ１０４のＤ端子に入力し、低速
クロック３０をＦＦ１０４のＣＫ端子に入力してもよ
い。

【００２９】いっぽう、図８に示すＦＦ１０４が位相一
致検出回路３４の場合、図５に示す位相同期回路３３か
ら転送された高速クロック４１がＦＦ１０４のＤ端子に
入力され、図５に示す可変遅延回路３５によって折り返
された高速クロック４５がＦＦ１０４のＣＫ端子に入力
される。高速クロック４５が”Ｈ”レベルになる時、高
速クロック４１が”Ｈ”レベルならば、ＦＦ１０４のＱ
端子から出力される位相差情報４６は”Ｈ”レベルとな
り、高速クロック４５が”Ｈ”レベルになる時、高速ク
ロック４１が”Ｌ”レベルならば、ＦＦ１０４のＱ端子
から出力される位相差情報４６は”Ｌ”レベルとなる。
したがって、位相差情報４６が”Ｌ”レベルから”Ｈ”
レベルになる時、高速クロック４１の位相と高速クロッ
ク４５の位相とが一致していることになる。なお、高速
クロック４５をＦＦ１０４のＤ端子に入力し、高速クロ
ック４１をＦＦ１０４のＣＫ端子に入力してもよい。

【００３０】次に、図９は、図４および図５にそれぞれ
示す可変遅延回路２３および３５の構成の一例である。
可変遅延回路２３および３５は、いずれも、スイッチ制
御回路１０５と、２個の可変遅延回路１０６および１０
７とから構成されている。また、可変遅延回路１０６お
よび１０７は、ともに、スイッチ１０８と、遅延発生用
インバータ１０９と、オアゲートとから構成されてい
る。

【００３１】図９に示す回路が可変遅延回路２３の場
合、図４に示す低速クロック分配部１４のクロック発生
回路２０から往路配線２７を介して転送された低速クロ
ック２６は、可変遅延回路１０６に入力される。可変遅
延回路１０６の出力クロック１１０は、２つに分岐さ
れ、１つは可変遅延回路２３から出力される低速クロッ
ク２８となり、もう１つは可変遅延回路１０７に入力さ
れる。可変遅延回路１０７の出力クロック１１１は、復
路配線２９を介して、低速クロック３１として低速クロ
ック分配部１４の対応する位相一致検出回路２２に折り
返される。

【００３２】上記低速クロックの遅延制御は、可変遅延
回路２３が、位相一致検出回路２２から転送される位相
差情報３２を遅延制御用配線２４を介して受信すること
により行われる。まず、スイッチ制御回路１０５によ
り、スイッチ１０８の中でａ１およびｂ１を導通させる
とともに、その他のスイッチａ２〜ａｎおよびｂ２〜ｂ
ｎを開放する。この状態が最も遅延の少ない状態であ
る。

【００３３】この時、位相一致検出回路２２を構成する
ＦＦ１０４のＱ端子から位相差情報３２が発生されてい
るとして、位相差情報３２が”Ｌ”レベルならば、スイ
ッチ制御回路１０５により、スイッチａ２およびｂ２を
導通させるとともに、その他のスイッチａ１，ａ３〜ａ
ｎおよびｂ１，ｂ３〜ｂｎを開放する。この動作を、位
相差情報３２が”Ｈ”レベルになるまで繰り返し、位相
差情報３２が”Ｈ”レベルになった時、スイッチ１０８
の導通、開放の組み合わせを固定する。これにより、イ
ンバータ１０９の遅延量の精度で、可変遅延回路２３か
ら出力される低速クロック２８の位相は、基準遅延回路
２１から出力される低速クロック３０の位相と一致する
ことになる。

【００３４】なお、上述した低速クロックの遅延制御に
おいては、まず、可変遅延回路２３の遅延量を最小の状
態にしておき、位相差情報３２に基づいて可変遅延回路
２３の遅延量を徐々に増加させていったが、逆に、ま
ず、可変遅延回路２３の遅延量を最大の状態にしてお
き、位相差情報３２に基づいて可変遅延回路２３の遅延
量を徐々に減少させていってもよい。

【００３５】いっぽう、図９に示す回路が可変遅延回路
３５の場合、図５に示す高速クロック分配部１６の位相
同期回路３３から往路配線４２を介して転送された高速
クロック４１は、可変遅延回路１０６に入力される。可
変遅延回路１０６の出力クロック１１０は、２つに分岐
され、１つは可変遅延回路３５から出力される高速クロ
ック４３となり、もう１つは可変遅延回路１０７に入力
される。可変遅延回路１０７の出力クロック１１１は、
復路配線４４を介して、高速クロック４５として高速ク
ロック分配部１６の対応する位相一致検出回路３４に折
り返される。

【００３６】上記高速クロックの遅延制御は、可変遅延
回路３５が、位相一致検出回路３４から転送される位相
差情報４６を遅延制御用配線３７を介して受信すること
により行われる。まず、スイッチ制御回路１０５によ
り、スイッチ１０８の中でａ１およびｂ１を導通させる
とともに、その他のスイッチａ２〜ａｎおよびｂ２〜ｂ
ｎを開放する。この状態が最も遅延の少ない状態であ
る。

【００３７】この時、位相一致検出回路３４を構成する
ＦＦ１０４のＱ端子から位相差情報４６が発生されてい
るとして、位相差情報４６が”Ｌ”レベルならば、スイ
ッチ制御回路１０５により、スイッチａ２およびｂ２を
導通させるとともに、その他のスイッチａ１，ａ３〜ａ
ｎおよびｂ１，ｂ３〜ｂｎを開放する。この動作を、位
相差情報４６が”Ｈ”レベルになるまで繰り返し、位相
差情報４６が”Ｈ”レベルになった時、スイッチ１０８
の導通、開放の組み合わせを固定する。これにより、イ
ンバータ１０９の遅延量の精度で、可変遅延回路３５か
ら出力される高速クロック４３の位相は、位相同期回路
３３から出力される高速クロック４１の位相と一致する
ことになる。ただし、正確には、可変遅延回路３５から
出力される高速クロック４３の位相は、高速クロック４
３の１周期あとの位相に一致している。

【００３８】なお、上述した高速クロックの遅延制御に
おいては、まず、可変遅延回路３５の遅延量を最小の状
態にしておき、位相差情報４６に基づいて可変遅延回路
３５の遅延量を徐々に増加させていったが、逆に、ま
ず、可変遅延回路３５の遅延量を最大の状態にしてお
き、位相差情報４６に基づいて可変遅延回路３５の遅延
量を徐々に減少させていってもよい。

【００３９】次に、図１０は、各ブロックの低速クロッ
ク２８の位相補正手順と位相関係の一例を示したもので
ある。図１０（１）は、図４に示す低速ブロック分配部
１４のクロック発生回路２０から各ブロックに転送され
る低速クロック２６の位相を表している。低速クロック
２６は、低速クロック分配部１４から往路配線２７を介
して各ブロックの低速クロック受信部１５の可変遅延回
路２３に転送される。図１０（２）は、可変遅延回路２
３から出力される低速クロック２８の位相を表してい
る。図１０（１）および（２）からわかるように、低速
クロック２８の位相は、低速クロック２６の位相と比較
して、往路配線２７における遅延Ｔ_dbl1（図１０（ａ）
参照）だけ遅れている。

【００４０】各低速クロック２６は、各低速クロック受
信部１５から復路配線２９を介して低速クロック３１と
して対応する位相一致検出回路２２に折り返される。図
１０（３）は、各低速クロック受信部１５から折り返さ
れた低速クロック３１の位相を表している。図１０
（２）および（３）からわかるように、低速クロック３
１の位相は、低速クロック２８の位相と比較して、復路
配線２９における遅延Ｔ_db _l2（図１０（ａ）参照）だけ
遅れている。可変遅延回路２３の遅延量を最小の状態に
しておけば、この状態の位相関係は、図１０（３）およ
び（４）に示すようになり、折り返された低速クロック
３１（図１０（３）参照）は、基準遅延回路２１を通過
した低速クロック３０（図１０（４）参照）より進んで
いる。

【００４１】したがって、位相一致検出回路２２から出
力される位相差情報３２は”Ｌ”レベルとなり、可変遅
延回路２３においては、遅延を増加させるようにスイッ
チ制御回路１０５（図９参照）が動作する。この動作を
繰り返すことにより、折り返された低速クロック３１の
位相と、可変遅延回路２３から出力される低速クロック
２８の位相とは遅らされ、最後に、図１０（５）に示す
状態となる。この時、位相一致検出回路２２から出力さ
れる位相差情報３２は”Ｈ”レベルとなり、可変遅延回
路２３においては、スイッチ制御回路１０５がスイッチ
１０８の状態を固定する。

【００４２】可変遅延回路２３において挿入される遅延
量は、図１０（ｄ）に示すように、２×Ｔ_dbcである。
ここで、Ｔ_dbcは、図９に示す可変遅延回路２３を構成
する可変遅延回路１０６および１０７の１個の遅延量で
ある。位相一致検出回路２２において最初に観測される
折り返された低速クロック３１と、基準遅延回路２１を
通過した低速クロック３０との位相差は、（１）式で表
される（図１０（ａ）参照）。Ｔ_dbl＝Ｔ_dbl1＋Ｔ_dbl2・・・（１）

【００４３】そこで、往路配線２７における遅延Ｔ_dbl1
と復路配線２９における遅延Ｔ_dbl2とが等しくなるよう
に設計できれば、（１）式は、（２）式となる（図１０
（ｂ）参照）。Ｔ_dbl＝２×Ｔ_dbl1・・・（２）したがって、遅延制御後、低速クロック分配部１４のク
ロック発生回路２０から低速クロック受信部１５の可変
遅延回路２３の出力端までの遅延量は、（３）式で表さ
れる（図１０（ｅ）参照）。Ｔ_db＝（２×Ｔ_dbl＋２×Ｔ_dbc）／２＝Ｔ_dbc＋Ｔ_dbl・・・（３）また、各セルの高速クロック４３の位相補正手順も上述
した各ブロックの低速クロック２８の位相補正手順と同
様であるので、その説明を省略する。

【００４４】次に、図１１は、図５に示す位相同期回路
３３の構成の一例である。この位相同期回路３３は、位
相比較器１１２と、フィルタ１１３と、周波数可変発振
器１１５と、分周器１１６とから構成されている。位相
比較器１１２は、低速クロック受信部１５から転送され
る低速クロック２８と、分周器１１６から出力される低
速クロック１１７との位相差を検出する。検出された位
相差は、位相比較器１１２において、電圧に変換された
後、位相比較器１１２の出力信号１１８として、フィル
タ１１３に入力される。

【００４５】フィルタ１１３は、信号１１８の高周波成
分を抑圧し、周波数可変発振器１１５の制御信号１１９
を発生する。周波数可変発振器１１５は、制御信号１１
９により、その出力周波数が制御される。周波数可変発
振器１１５の出力信号１２０は、高速クロック４１とな
るとともに、分周器１１６の入力信号となる。分周器１
１６は、分周比１／Ｎで高速クロック１２０を低速クロ
ック１１７に分周する。制御信号１１９は、周波数可変
発振器１１５の出力信号１２０の周波数を可変し、結果
的に分周器１１６の出力信号１１７の位相を可変するこ
とにより、低周波クロック受信部１５から転送される低
周波クロック２８の位相と一致するように発生される。
したがって、最終的に周波数可変発振器１１５の出力信
号１２０の周波数は、低速クロック４０のＮ倍に制御さ
れる。

【００４６】以上説明した位相同期クロック分配回路に
おいて、各ブロックに分配される低速クロックの周波数
は、低速クロック分配部１４から各ブロック内の低速ク
ロック受信部１５までの最大配線遅延を１０ｎｓとすれ
ば、低速クロックとして５０ＭＨｚ以下が選択できる。
ここでは、低速クロックの周波数を４０ＭＨｚとする。
この時、低速クロック受信部１５内の可変遅延回路２３
は、遅延量を０〜３０ｎｓ程度可変できることが要求さ
れる。

【００４７】各ブロック内において各セルに分配される
高速クロックの周波数は、高速クロック分配部１６から
各セル内の高速クロック受信部１７までの最大配線遅延
を１ｎｓとすれば、高速クロックとして５００ＭＨｚ以
下が選択できる。ここでは、高速クロックの周波数を４
００ＭＨｚとする。この時、高速クロック受信部１７内
の可変遅延回路３５は、遅延量を０〜３ｎｓ程度可変で
きることが要求される。

【００４８】最終的な位相同期精度は、各信号に重畳さ
れる雑音などの影響を無視すれば、低速クロック受信部
１５内の可変遅延回路２３と、高速クロック受信部１７
内の可変遅延回路３５の遅延可変ステップ幅に依存す
る。可変遅延回路２３，３５において使用されるインバ
ータ１０９（図９参照）の遅延を０．１ｎｓにできれ
ば、低速クロックの分配で０．１ｎｓ以内の誤差、高速
クロックの分配で０．１ｎｓ以内の誤差が発生する。し
たがって、上述したような構成においては、最大０．２
ｎｓ以内の精度で位相同期が可能である。

【００４９】以上説明した、低速クロックおよび高速ク
ロックの周波数決定方法をより一般的に言えば、低速ク
ロック分配部１４と各ブロック２との間で発生する低速
クロックの分配遅延がＴ_db（ｓ）の時、低速クロックの
周波数ｆ_bを（１／２×Ｔ_db）（Ｈｚ）以内とし、高速
クロック分配部１６と各セルとの間で発生する高速クロ
ックの分配遅延がＴ_dc（ｓ）の時、高速クロックの周波
数ｆを（１／２×Ｔ_dc）（Ｈｚ）以内とするということ
である。以上、本発明の実施例を図面を参照して詳述し
てきたが、具体的な構成はこの実施例に限られるもので
はなく、本発明の要旨を逸脱しない範囲の設計の変更等
があっても本発明に含まれる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
回路基板およびＬＳＩ等の半導体素子の中に、高速なク
ロックを同一位相で供給でき、部品間でクロックの位相
差を意識しないで回路設計や部品配置を決定できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の概要を表す概念図である。

【図２】クロック発生部３およびクロック受信部４のよ
り詳細な構成を表すブロック図である。

【図３】本発明の一実施例による位相同期クロック分配
回路を適用した回路１の構成を表す図である。

【図４】低速クロック分配部１４および低速クロック受
信部１５の構成を表すブロック図である。

【図５】高速クロック分配部１６および高速クロック受
信部１７の構成を表すブロック図である。

【図６】クロック発生回路２０の構成を表すブロック図
である。

【図７】基準遅延回路２１の構成を表すブロック図であ
る。

【図８】位相一致検出回路２２，３４の構成を表すブロ
ック図である。

【図９】可変遅延回路２３，３５の構成を表すブロック
図である。

【図１０】低速クロックの位相補正手順と位相関係の一
例を示した図である。

【図１１】位相同期回路３３の構成を表すブロック図で
ある。

【符号の説明】

２ブロック３クロック発生部４クロック受信部５情報伝達手段７，２０クロック発生回路８，２２，３４位相一致検出回路９，２３，３５，１０６，１０７可変遅延回路１４低速クロック分配部１５低速クロック受信部１６高速クロック分配部１７高速クロック受信部１８低速クロック用情報転送線１９高速クロック用情報転送線２１基準遅延回路２４，３７遅延制御用配線２５，３８クロック分配用配線２７，４２往路配線２９，４４復路配線３３位相同期回路３６セル内クロック分配部１００分配回路１０１，１０３，１０９インバータ１０２インバータ列１０４ＦＦ１０５スイッチ制御回路１０８スイッチ１１２位相比較器１１３フィルタ１１５周波数可変発振器１１６分周器

Claims

【特許請求の範囲】

【請求項１】複数の能動素子および複数の受動素子が
搭載された回路基板や集積回路が形成された半導体素子
を複数のブロックに分割し、基準クロックを発生して往路クロックとして前記各ブロ
ックに分配するクロック発生回路と、前記各ブロックに
対応して設けられ、前記基準クロックと対応するブロッ
クから折り返される復路クロックとの位相差を検出して
位相差情報をそれぞれ出力する複数の位相検出回路とか
らなる共通部と、各ブロックに設けられ、前記往路クロックを入力して対
応する位相検出回路に前記復路クロックとして折り返す
とともに、前記往路クロックを前記位相差情報に基づい
て位相補正してブロッククロックとして出力する複数の
位相差補正回路と、前記共通部と前記各ブロックとの間で、往路および復路
とも同一の伝送遅延で、前記往路クロック、前記復路ク
ロックおよび前記位相差情報を転送する情報転送手段と
を具備することを特徴とする位相同期クロック分配回
路。
【請求項２】前記各ブロックがさらに複数のセルに分
割され、前記各ブロックには、前記位相差補正回路によって位相補正されたブロックク
ロックに基づいて基準セルクロックを発生して往路セル
クロックとして前記各セルに分配するセルクロック発生
回路と、前記各セルに対応して設けられ、前記基準セル
クロックと対応するセルから折り返される復路セルクロ
ックとの位相差を検出してセル位相差情報をそれぞれ出
力する複数のブロック位相検出回路とからなるブロック
共通部と、各セルに設けられ、前記往路セルクロックを入力して対
応するブロック位相検出回路に前記復路セルクロックと
して折り返すとともに、前記往路セルクロックを前記セ
ル位相差情報に基づいて位相補正してセルクロックとし
て出力する複数のセル位相差補正回路と、前記ブロック共通部と前記各セルとの間で、往路および
復路とも同一の伝送遅延で、前記往路セルクロック、前
記復路セルクロックおよび前記セル位相差情報を転送す
るセル情報転送手段とが設けられていることを特徴とす
る請求項１記載の位相同期クロック分配回路。
【請求項３】前記共通部と前記各ブロックとの間で発
生する前記クロックの分配遅延がＴ_dbの時、前記クロッ
クの周波数を（１／２×Ｔ_db）以内とし、前記各位相差
補正回路は、前記往路クロックを前記位相差情報に基づ
いて位相補正して出力し、前記各セルクロック発生回路は、対応する位相差補正回
路によって位相補正されたブロッククロックに基づいて
より高い周波数の基準セルクロックを発生し、前記ブロック共通部と前記各セルとの間で発生する前記
セルクロックの分配遅延がＴ_dcの時、前記セルクロック
の周波数を（１／２×Ｔ_dc）以内とし、前記各セル位相
差補正回路は、前記往路セルクロックを前記セル位相差
情報に基づいて位相補正して出力することを特徴とする
請求項２記載の位相同期クロック分配回路。
【請求項４】前記基準クロックを、前記クロックの１
周期に相当する時間を越えない時間遅延する基準遅延回
路を有し、前記各位相検出回路は、前記基準遅延回路から出力され
るクロックと対応するブロックから折り返される復路ク
ロックとの位相差を検出して位相差情報をそれぞれ出力
することを特徴とする請求項２記載の位相同期クロック
分配回路。
【請求項５】前記各位相差補正回路は、同一構成の第
１および第２の可変遅延回路を有し、前記第１の可変遅
延回路は、前記往路クロックを遅延して前記ブロックク
ロックを出力するとともに、前記第２の可変遅延回路に
入力し、前記第２の可変遅延回路は、前記第１の可変遅延回路の
出力クロックを遅延して、その出力クロックを前記復路
クロックとして対応する位相検出回路に折り返し、前記第１および第２の可変遅延回路のそれぞれの遅延
は、前記位相差情報に基づいて同一となるように制御さ
れ、前記各セル位相差補正回路は、同一構成の第３および第
４の可変遅延回路を有し、前記第３の可変遅延回路は、
前記往路セルクロックを遅延して前記セルクロックを出
力するとともに、前記第４の可変遅延回路に入力し、前記第４の可変遅延回路は、前記第３の可変遅延回路の
出力クロックを遅延して、その出力クロックを前記復路
セルクロックとして対応するセル位相検出回路に折り返
し、前記第３および第４の可変遅延回路のそれぞれの遅延
は、前記セル位相差情報に基づいて同一となるように制
御されることを特徴とする請求項２記載の位相同期クロ
ック分配回路。
【請求項６】前記各位相検出回路は、前記復路クロッ
クと前記基準クロックとの前記位相差情報を、前記復路
クロックに対する前記基準クロックの進み遅れ、あるい
は前記基準クロックに対する前記復路クロックの進み遅
れを検出することにより表し、前記情報転送手段を介し
て前記位相差情報を対応する位相差補正回路に転送して
制御し、前記各セル位相検出回路は、前記復路セルクロックと前
記基準セルクロックとの前記セル位相差情報を、前記復
路セルクロックに対する前記基準セルクロックの進み遅
れ、あるいは前記基準セルクロックに対する前記復路セ
ルクロックの進み遅れを検出することにより表し、前記
セル情報転送手段を介して前記セル位相差情報を対応す
るセル位相差補正回路に転送して制御することを特徴と
する請求項２記載の位相同期クロック分配回路。
【請求項７】請求項５記載の位相差補正回路およびセ
ル位相差補正回路と、請求項６記載の位相検出回路およ
びセル位相検出回路とを具備し、まず、前記第１および第２の可変遅延回路の遅延を最小
または最大にしておき、次に、前記第１および第２の可
変遅延回路の可変ステップに従って遅延量を増加または
減少させ、そのときの前記位相検出回路から転送される
位相差情報が前記復路クロックが前記基準クロックより
進んでいることまたは遅れていることを示している場合
には、前記第１および第２の可変遅延回路の可変ステッ
プに従って前記遅延量を増加または減少させ、前記位相
差情報が前記復路クロックが前記基準クロックより遅れ
ていることまたは進んでいることを示している場合に
は、前記第１および第２の可変遅延回路の遅延量を固定
し、まず、前記第３および第４の可変遅延回路の遅延を
最小または最大にしておき、次に、前記第３および第４
の可変遅延回路の可変ステップに従って遅延量を増加ま
たは減少させ、そのときの前記セル位相検出回路から転
送されるセル位相差情報が前記復路セルクロックが前記
基準セルクロックより進んでいることまたは遅れている
ことを示している場合には、前記第３および第４の可変
遅延回路の可変ステップに従って前記遅延量を増加また
は減少させ、前記セル位相差情報が前記復路セルクロッ
クが前記基準セルクロックより遅れていることまたは進
んでいることを示している場合には、前記第３および第
４の可変遅延回路の遅延量を固定することを特徴とする
請求項２記載の位相同期クロック分配回路。