JPH07200385A - 低電力動作モードを備えたメモリを有するデータ処理システムおよびその方法 - Google Patents
低電力動作モードを備えたメモリを有するデータ処理システムおよびその方法Info
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- JPH07200385A JPH07200385A JP6332799A JP33279994A JPH07200385A JP H07200385 A JPH07200385 A JP H07200385A JP 6332799 A JP6332799 A JP 6332799A JP 33279994 A JP33279994 A JP 33279994A JP H07200385 A JPH07200385 A JP H07200385A
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Abstract
(57)【要約】
【目的】 データ処理システム１０用の、低電力動作モ
ードを有するＳＲＡＭ１８を提供する。 【構成】 ＳＲＡＭ１８を１クロック・サイクル動作モ
ードから２クロック・サイクルまたは低電力動作モード
に切り換えるため、プログラム可能な制御ビットが用い
られる。まず、２サイクル動作モードでは、バス・イン
タフェース・ユニット４１のみがアクティブである。第
１サイクル中に、アドレスが比較され、このアドレスが
有効アドレスかどうか調べられる。アドレスが有効な場
合、アドレス・デコーダ４２はイネーブルされ、第２ク
ロック・サイクルでデータ転送が完了される。アドレス
が有効でない場合、アドレス・デコーダ４２はディセー
ブルのままであり、メモリ・アレイ４３は休止状態のま
まで、最小限の電力しか消費しない。１サイクル・モー
ドでは、ＳＲＡＭ１８は、１クロック・サイクル中に有
効アドレスに応答するため、各アドレスを解読する。
ードを有するＳＲＡＭ１８を提供する。 【構成】 ＳＲＡＭ１８を１クロック・サイクル動作モ
ードから２クロック・サイクルまたは低電力動作モード
に切り換えるため、プログラム可能な制御ビットが用い
られる。まず、２サイクル動作モードでは、バス・イン
タフェース・ユニット４１のみがアクティブである。第
１サイクル中に、アドレスが比較され、このアドレスが
有効アドレスかどうか調べられる。アドレスが有効な場
合、アドレス・デコーダ４２はイネーブルされ、第２ク
ロック・サイクルでデータ転送が完了される。アドレス
が有効でない場合、アドレス・デコーダ４２はディセー
ブルのままであり、メモリ・アレイ４３は休止状態のま
まで、最小限の電力しか消費しない。１サイクル・モー
ドでは、ＳＲＡＭ１８は、１クロック・サイクル中に有
効アドレスに応答するため、各アドレスを解読する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関し、さらに詳しくは、低電力動作モードを備
えたメモリを有するデータ処理システムに関する。
ステムに関し、さらに詳しくは、低電力動作モードを備
えたメモリを有するデータ処理システムに関する。
【０００２】
【従来の技術】マイクロコントローラなどのデータ処理
システムは、一般にオンボード・メモリを利用する。揮
発性および不揮発性メモリなど、マイクロコントローラ
においてオンボードで利用されるさまざまな種類のメモ
リがある。マイクロコントローラがワークステーション
で採用される場合など、高速用途で用いられる揮発性メ
モリの１つの種類として、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）がある。他の種類のオンボ
ード・メモリに比べて、ＳＲＡＭは比較的高いアクセス
速度で動作できる。しかし、一般に高速動作は高い電力
消費を必要とし、このことは低電力消費が高速動作より
も重要なバッテリ駆動コンピュータなどの用途では望ま
しくない。
システムは、一般にオンボード・メモリを利用する。揮
発性および不揮発性メモリなど、マイクロコントローラ
においてオンボードで利用されるさまざまな種類のメモ
リがある。マイクロコントローラがワークステーション
で採用される場合など、高速用途で用いられる揮発性メ
モリの１つの種類として、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）がある。他の種類のオンボ
ード・メモリに比べて、ＳＲＡＭは比較的高いアクセス
速度で動作できる。しかし、一般に高速動作は高い電力
消費を必要とし、このことは低電力消費が高速動作より
も重要なバッテリ駆動コンピュータなどの用途では望ま
しくない。
【０００３】
【発明が解決しようとする課題】オンボードＳＲＡＭを
有する従来のデータ処理システムにおいて電力消費を低
減するためには、オンボードＳＲＡＭは、使用されない
ときにディセーブルできる。しかし、ＳＲＡＭにアクセ
スするためには、アクセスを行う前に再イネーブルする
必要があり、そのためデータ処理システムはＳＲＡＭが
再イネーブルされるまで待たなければならない。また、
ＳＲＡＭを低クロック周波数で動作させることにより、
ＳＲＡＭにおいて低電力消費が達成された。しかし、Ｓ
ＲＡＭが動作するクロック周波数を低下することは、デ
ータ処理システム全体の動作にも影響を及ぼす。
有する従来のデータ処理システムにおいて電力消費を低
減するためには、オンボードＳＲＡＭは、使用されない
ときにディセーブルできる。しかし、ＳＲＡＭにアクセ
スするためには、アクセスを行う前に再イネーブルする
必要があり、そのためデータ処理システムはＳＲＡＭが
再イネーブルされるまで待たなければならない。また、
ＳＲＡＭを低クロック周波数で動作させることにより、
ＳＲＡＭにおいて低電力消費が達成された。しかし、Ｓ
ＲＡＭが動作するクロック周波数を低下することは、デ
ータ処理システム全体の動作にも影響を及ぼす。
【０００４】
【課題を解決するための手段】従って、１形態におい
て、メモリ・アレイ，アドレス・デコーダおよび制御回
路を有する半導体メモリが提供される。メモリ・アレイ
は、行および列に配置された複数のメモリ・セルを有
し、各メモリ・セルはワード・ラインとビット・ライン
とに結合される。アドレス・デコーダは、メモリ・アレ
イに結合され、アドレス信号に応答してメモリ・アレイ
のメモリ・セルをアクセスする。制御回路は、アドレス
・デコーダに結合され、制御信号が第１の所定の論理状
態であることに応答して、メモリ・セルを第１の所定の
時間内にアクセスさせる。制御回路は、制御信号が第２
の所定の論理状態であることに応答して、メモリ・セル
を第２の所定の時間内にアクセスさせる。
て、メモリ・アレイ，アドレス・デコーダおよび制御回
路を有する半導体メモリが提供される。メモリ・アレイ
は、行および列に配置された複数のメモリ・セルを有
し、各メモリ・セルはワード・ラインとビット・ライン
とに結合される。アドレス・デコーダは、メモリ・アレ
イに結合され、アドレス信号に応答してメモリ・アレイ
のメモリ・セルをアクセスする。制御回路は、アドレス
・デコーダに結合され、制御信号が第１の所定の論理状
態であることに応答して、メモリ・セルを第１の所定の
時間内にアクセスさせる。制御回路は、制御信号が第２
の所定の論理状態であることに応答して、メモリ・セル
を第２の所定の時間内にアクセスさせる。
【０００５】また、別の形態では、メモリ・アレイをア
クセスする方法が提供される。これらおよび他の特徴お
よび利点は、添付の図面とともに以下の詳細な説明から
さらに明らかになろう。
クセスする方法が提供される。これらおよび他の特徴お
よび利点は、添付の図面とともに以下の詳細な説明から
さらに明らかになろう。
【０００６】
【実施例】一般に、本発明は、データ処理システムにお
けるオンボード・メモリの低電力動作モードを提供す
る。これは、１クロック・サイクル・アクセス・モード
から２クロック・サイクル・アクセス・モードに切り換
えるプログラム可能な制御ビットを与えることによって
達成される。２サイクル・モードでは、メモリのバス・
インタフェース・ユニット（ＢＩＵ：bus interface un
it）のみが各バス遷移中にアクティブとなる。２サイク
ル・アクセスの第１サイクルにおいて、アドレスが比較
され、このアドレスが有効ＳＲＡＭアドレスかどうか調
べる。アドレスが有効な場合、アドレス・デコーダがイ
ネーブルまたはアクティブにされ、次のサイクルでデー
タ転送が完了される。アドレスが有効でない場合、アド
レス・デコーダはイネーブルされず、メモリ・アレイは
休止状態(quiescent state) のままであり、最小限の電
力しか消費しない。１サイクル・モードでは、ＳＲＡＭ
はすべてのアドレスをデコードするため、１サイクル中
で有効アドレスに応答できる。
けるオンボード・メモリの低電力動作モードを提供す
る。これは、１クロック・サイクル・アクセス・モード
から２クロック・サイクル・アクセス・モードに切り換
えるプログラム可能な制御ビットを与えることによって
達成される。２サイクル・モードでは、メモリのバス・
インタフェース・ユニット（ＢＩＵ：bus interface un
it）のみが各バス遷移中にアクティブとなる。２サイク
ル・アクセスの第１サイクルにおいて、アドレスが比較
され、このアドレスが有効ＳＲＡＭアドレスかどうか調
べる。アドレスが有効な場合、アドレス・デコーダがイ
ネーブルまたはアクティブにされ、次のサイクルでデー
タ転送が完了される。アドレスが有効でない場合、アド
レス・デコーダはイネーブルされず、メモリ・アレイは
休止状態(quiescent state) のままであり、最小限の電
力しか消費しない。１サイクル・モードでは、ＳＲＡＭ
はすべてのアドレスをデコードするため、１サイクル中
で有効アドレスに応答できる。
【０００７】本発明は図１ないし図６を参照して説明で
きる。「アサート(assert)」および「ニゲート(negat
e)」という用語は、信号，ステータス・ビットまたは同
様な装置をそれぞれ論理真または論理偽状態にすること
を表す場合に用いられる。論理真状態がデジタル論理レ
ベル１であるならば、論理偽状態はデジタル論理レベル
０である。また、論理信状態がデジタル論理レベル０で
あるならば、論理偽状態はデジタル論理レベル１であ
る。「バス(bus) 」という用語は、データ，アドレス，
制御またはステータスなどの１つまたは複数の種類の情
報を転送するために利用できる複数の信号を表すために
用いられる。
きる。「アサート(assert)」および「ニゲート(negat
e)」という用語は、信号，ステータス・ビットまたは同
様な装置をそれぞれ論理真または論理偽状態にすること
を表す場合に用いられる。論理真状態がデジタル論理レ
ベル１であるならば、論理偽状態はデジタル論理レベル
０である。また、論理信状態がデジタル論理レベル０で
あるならば、論理偽状態はデジタル論理レベル１であ
る。「バス(bus) 」という用語は、データ，アドレス，
制御またはステータスなどの１つまたは複数の種類の情
報を転送するために利用できる複数の信号を表すために
用いられる。
【０００８】図１は、本発明の１実施例によるデータ処
理システム１０を示すブロック図である。データ処理シ
ステム１０は、マイクロコントローラと呼ばれる単一の
集積回路として構成できる。データ処理システム１０
は、情報バス２２によって双方向に結合されたさまざま
なオンボード周辺装置を有する。図１に示すデータ処理
システム１０の特定の実施例は、中央処理ユニット（Ｃ
ＰＵ）１２，タイマ回路１４，スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）１８，他の回路１６お
よびシステム統合ユニット(system integration unit)
２０を有し、これらはすべて情報バス２２に双方向的に
結合される。他の回路１６は、例えば、リード・オンリ
・メモリ（ＲＯＭ），アナログ／デジタル・コンバー
タ，シリアル回路またはＥＥＰＲＯＭ(electrically er
asaable programmable read only memory)を含んでもよ
い。
理システム１０を示すブロック図である。データ処理シ
ステム１０は、マイクロコントローラと呼ばれる単一の
集積回路として構成できる。データ処理システム１０
は、情報バス２２によって双方向に結合されたさまざま
なオンボード周辺装置を有する。図１に示すデータ処理
システム１０の特定の実施例は、中央処理ユニット（Ｃ
ＰＵ）１２，タイマ回路１４，スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）１８，他の回路１６お
よびシステム統合ユニット(system integration unit)
２０を有し、これらはすべて情報バス２２に双方向的に
結合される。他の回路１６は、例えば、リード・オンリ
・メモリ（ＲＯＭ），アナログ／デジタル・コンバー
タ，シリアル回路またはＥＥＰＲＯＭ(electrically er
asaable programmable read only memory)を含んでもよ
い。
【０００９】システム統合ユニット２０は、集積回路ピ
ン３８を介してデータ処理システムの外部に対して信号
の送受信を行うことができる。集積回路ピン３８は、外
部バス４０に結合してもよい。ＣＰＵ１２は、集積回路
ピン３２を介してデータ処理システム１２の外部に対し
て信号を送受信してもよい。タイマ回路１４は、集積回
路ピン３４を介してデータ処理システム１０の外部に対
して信号を送受信できる。
ン３８を介してデータ処理システムの外部に対して信号
の送受信を行うことができる。集積回路ピン３８は、外
部バス４０に結合してもよい。ＣＰＵ１２は、集積回路
ピン３２を介してデータ処理システム１２の外部に対し
て信号を送受信してもよい。タイマ回路１４は、集積回
路ピン３４を介してデータ処理システム１０の外部に対
して信号を送受信できる。
【００１０】図１に示すデータ処理システム１０の実施
例は、マイクロコントローラのファミリ内の１つの特定
のマイクロコントローラを示す。同一ファミリ内のマイ
クロコントローラは、一般に複数の異なるオンボード周
辺装置を有するので、図１はデータ処理システム１０の
１つの実施例のみを表す。データ処理システム１０の別
の実施例では、図１に示すよりも少ないまたは多いある
いは異なるオンボード周辺装置を有してもよい。
例は、マイクロコントローラのファミリ内の１つの特定
のマイクロコントローラを示す。同一ファミリ内のマイ
クロコントローラは、一般に複数の異なるオンボード周
辺装置を有するので、図１はデータ処理システム１０の
１つの実施例のみを表す。データ処理システム１０の別
の実施例では、図１に示すよりも少ないまたは多いある
いは異なるオンボード周辺装置を有してもよい。
【００１１】図２は、本発明の１実施例による図１のス
タティック・ランダム・アクセス・メモリ１８を示すブ
ロック図である。ＳＲＡＭ１８は、バス・インタフェー
ス・ユニット（ＢＩＵ）４１，アドレス・デコーダ４
２，行(row) 選択回路４５，列(column)論理／センス増
幅器４６およびメモリ・アレイ４３を含む。
タティック・ランダム・アクセス・メモリ１８を示すブ
ロック図である。ＳＲＡＭ１８は、バス・インタフェー
ス・ユニット（ＢＩＵ）４１，アドレス・デコーダ４
２，行(row) 選択回路４５，列(column)論理／センス増
幅器４６およびメモリ・アレイ４３を含む。
【００１２】ＢＩＵ４１は、データ処理システム１０に
おいてＳＲＡＭ１８が回路の他の部分と交信できるよう
に、情報バス２２に結合される。例えば、ＢＩＵ４１
は、情報バス２２を介してＣＰＵ１２からアドレスおよ
びデータ信号を受けることができ、ＢＩＵ４１は情報バ
ス２２を介してデータ信号をＣＰＵ１２に戻すことがで
きる。ＢＩＵ４１は、アドレス信号をアドレス・デコー
ダ４２に転送する。また、ＢＩＵ４１は、データ信号を
列論理／センス増幅器４６とやりとりするため、列論理
／センス増幅器４６に双方向的に結合される。また、Ｂ
ＩＵ４１は、アドレス・デコーダ４２をイネーブルまた
はディセーブルするためアドレス・デコード・イネーブ
ル信号４７を与える。アドレス・デコード・イネーブル
信号４７については、図３においてさらに詳しく説明す
る。
おいてＳＲＡＭ１８が回路の他の部分と交信できるよう
に、情報バス２２に結合される。例えば、ＢＩＵ４１
は、情報バス２２を介してＣＰＵ１２からアドレスおよ
びデータ信号を受けることができ、ＢＩＵ４１は情報バ
ス２２を介してデータ信号をＣＰＵ１２に戻すことがで
きる。ＢＩＵ４１は、アドレス信号をアドレス・デコー
ダ４２に転送する。また、ＢＩＵ４１は、データ信号を
列論理／センス増幅器４６とやりとりするため、列論理
／センス増幅器４６に双方向的に結合される。また、Ｂ
ＩＵ４１は、アドレス・デコーダ４２をイネーブルまた
はディセーブルするためアドレス・デコード・イネーブ
ル信号４７を与える。アドレス・デコード・イネーブル
信号４７については、図３においてさらに詳しく説明す
る。
【００１３】メモリ・アレイ４３は従来のＳＲＡＭアレ
イであり、行(row) および列(column)に配置されたＳＲ
ＡＭセルのアレイを含む。各ＳＲＡＭセルは、ワード・
ラインとビット・ライン対とに結合される。ワード・ラ
インは、行選択回路４５に接続され、ビット・ライン対
は、列論理／センス増幅器４６に接続される。メモリ・
アレイ４３にアクセスする場合、所定の数のアドレス信
号がアドレス・デコーダ４２に与えられる。この所定の
数のアドレス信号は、行アドレス部および列アドレス部
を含む。行アドレス部は、行選択回路４５に与えられ、
列アドレス部は、列論理／センス増幅器４６に与えられ
る。行アドレスは、特定のワード・ラインを選択するた
めに用いられ、列アドレスは、特定のビット・ライン対
を選択するために用いられる。特定の数のアドレス信号
またはでコーディングの量は、本発明を説明する上で重
要ではなく、他の実施例では異なっていてもよい。ま
た、他の実施例では、メモリ・アレイ４３はセクション
またはブロックに分割してもよい。ＳＲＡＭ１８には、
ビット・ライン負荷，ライト・ドライバ，ビット・ライ
ンプリチャージおよび等価回路が含まれるが、図示され
ていない。選択されたワード・ラインとビット・ライン
対との交点にあるメモリ・セルは、リード・サイクルま
たはライト・サイクルのいずれかでアクセスされる。代
表的なメモリ・セル４４は、「ＷＬ」と記されたワード
・ラインと、「ＢＬ」および「ＢＬ＊」と記されたビッ
ト・ライン対とに接続されて示されている。信号または
ライン名の次のアステリスク記号（＊）は、この信号ま
たはラインが、アステリスク（＊）のない同じ名前の信
号またはラインの論理的補数であることを示す。
イであり、行(row) および列(column)に配置されたＳＲ
ＡＭセルのアレイを含む。各ＳＲＡＭセルは、ワード・
ラインとビット・ライン対とに結合される。ワード・ラ
インは、行選択回路４５に接続され、ビット・ライン対
は、列論理／センス増幅器４６に接続される。メモリ・
アレイ４３にアクセスする場合、所定の数のアドレス信
号がアドレス・デコーダ４２に与えられる。この所定の
数のアドレス信号は、行アドレス部および列アドレス部
を含む。行アドレス部は、行選択回路４５に与えられ、
列アドレス部は、列論理／センス増幅器４６に与えられ
る。行アドレスは、特定のワード・ラインを選択するた
めに用いられ、列アドレスは、特定のビット・ライン対
を選択するために用いられる。特定の数のアドレス信号
またはでコーディングの量は、本発明を説明する上で重
要ではなく、他の実施例では異なっていてもよい。ま
た、他の実施例では、メモリ・アレイ４３はセクション
またはブロックに分割してもよい。ＳＲＡＭ１８には、
ビット・ライン負荷，ライト・ドライバ，ビット・ライ
ンプリチャージおよび等価回路が含まれるが、図示され
ていない。選択されたワード・ラインとビット・ライン
対との交点にあるメモリ・セルは、リード・サイクルま
たはライト・サイクルのいずれかでアクセスされる。代
表的なメモリ・セル４４は、「ＷＬ」と記されたワード
・ラインと、「ＢＬ」および「ＢＬ＊」と記されたビッ
ト・ライン対とに接続されて示されている。信号または
ライン名の次のアステリスク記号（＊）は、この信号ま
たはラインが、アステリスク（＊）のない同じ名前の信
号またはラインの論理的補数であることを示す。
【００１４】ＳＲＡＭ１８のリード・サイクル中に、有
効アドレスは、アクセスすべきメモリ・セル、例えばメ
モリ・セル４４を選択する。情報は、ビット・ライン対
間の差動電圧として、メモリ・セル４４によってビット
・ライン対ＢＬ／ＢＬ＊に与えられる。列論理／センス
増幅器４６におけるセンス増幅器は、差動電圧を検出・
増幅し、この差動電圧をＢＩＵ４１に与える。
効アドレスは、アクセスすべきメモリ・セル、例えばメ
モリ・セル４４を選択する。情報は、ビット・ライン対
間の差動電圧として、メモリ・セル４４によってビット
・ライン対ＢＬ／ＢＬ＊に与えられる。列論理／センス
増幅器４６におけるセンス増幅器は、差動電圧を検出・
増幅し、この差動電圧をＢＩＵ４１に与える。
【００１５】ＳＲＡＭ１８のライト・サイクル中に、動
作は実質的に反転される。データは、ＢＩＵ４１によっ
て列論理／センス増幅器４６に与えられる。選択された
ビット・ライン対、例えばビット・ライン対ＢＬ／ＢＬ
＊は、差動電圧としてデータを受け、この差動電圧を、
選択されたワード・ラインおよびビット・ライン対に結
合されたメモリ・セルに与える。
作は実質的に反転される。データは、ＢＩＵ４１によっ
て列論理／センス増幅器４６に与えられる。選択された
ビット・ライン対、例えばビット・ライン対ＢＬ／ＢＬ
＊は、差動電圧としてデータを受け、この差動電圧を、
選択されたワード・ラインおよびビット・ライン対に結
合されたメモリ・セルに与える。
【００１６】ＳＲＡＭ１８は、ユーザによってプログラ
ム可能な２つの動作モード、すなわち通常の１サイクル
・モードと、低電力の２サイクル・モードとを有する。
１サイクル・モードでは、アドレス・デコード・イネー
ブル信号４７は、情報バス２２からの各トランザクショ
ンでアドレス・デコーダをイネーブルするためにアサー
トされ、１クロック・サイクル中にメモリ・アレイ４３
のアクセスが行われ、高速動作を可能にする。
ム可能な２つの動作モード、すなわち通常の１サイクル
・モードと、低電力の２サイクル・モードとを有する。
１サイクル・モードでは、アドレス・デコード・イネー
ブル信号４７は、情報バス２２からの各トランザクショ
ンでアドレス・デコーダをイネーブルするためにアサー
トされ、１クロック・サイクル中にメモリ・アレイ４３
のアクセスが行われ、高速動作を可能にする。
【００１７】２サイクル・モードでは、ＳＲＡＭ１８の
アクセスは２つのクロック・サイクルを必要とする。ア
ドレス・デコード・イネーブル信号４７は、有効アドレ
スが情報バス２２から受信された後に次のクロック・サ
イクルでアサートされる。２サイクル・モードでは、ア
ドレス・デコーダは、有効アドレスが受信されたときに
のみイネーブルされるので、１サイクル動作モードに比
べて電力消費は低減される。図示の実施例では、低電力
モード中に、メモリ・アレイ４３へのアクセスは２クロ
ック・サイクルで行われることに留意されたい。他の実
施例では、メモリ・アレイ４３へのアクセスは、２クロ
ック・サイクル以外の所定の時間に行うことができる。
また、図示の実施例では、メモリ・アレイ４３はＳＲＡ
Ｍアレイである。別の実施例では、メモリ・アレイ４３
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ），リード・オンリ・メモリ（ＲＯＭ），プログラ
マブル・リード・オンリ・メモリ（ＰＲＯＭ）またはＥ
ＥＰＲＯＭを含むがそれらに限定されない任意の他の種
類の揮発性または不揮発性メモリ・アレイでもよい。
アクセスは２つのクロック・サイクルを必要とする。ア
ドレス・デコード・イネーブル信号４７は、有効アドレ
スが情報バス２２から受信された後に次のクロック・サ
イクルでアサートされる。２サイクル・モードでは、ア
ドレス・デコーダは、有効アドレスが受信されたときに
のみイネーブルされるので、１サイクル動作モードに比
べて電力消費は低減される。図示の実施例では、低電力
モード中に、メモリ・アレイ４３へのアクセスは２クロ
ック・サイクルで行われることに留意されたい。他の実
施例では、メモリ・アレイ４３へのアクセスは、２クロ
ック・サイクル以外の所定の時間に行うことができる。
また、図示の実施例では、メモリ・アレイ４３はＳＲＡ
Ｍアレイである。別の実施例では、メモリ・アレイ４３
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ），リード・オンリ・メモリ（ＲＯＭ），プログラ
マブル・リード・オンリ・メモリ（ＰＲＯＭ）またはＥ
ＥＰＲＯＭを含むがそれらに限定されない任意の他の種
類の揮発性または不揮発性メモリ・アレイでもよい。
【００１８】図３は、本発明の１実施例による図２のＢ
ＩＵ４１を示すブロック図である。ＢＩＵ４１は、アド
レス・ラッチ５１，５２，マルチプレクサ５４，アドレ
ス比較器５３，ステート・マシーン５５，制御レジスタ
４９およびカウンタ５６を含む。アドレス・ラッチ５１
は、情報バス２２に結合された入力端子と、制御信号Ｃ
３を受ける入力端子と、アドレス・ラッチ５２，マルチ
プレクサ５４およびアドレス比較器５３に結合された出
力端子とを有する。また、アドレス・ラッチ５２は、制
御信号Ｃ１を受ける入力端子と、マルチプレクサ５４に
接続された出力端子とを有する。アドレス比較器５３
は、アドレス・ラッチ５１からアドレスを受ける入力端
子と、制御信号Ｃ４を受ける入力端子と、「ＭＡＴＣ
Ｈ」と記されたアドレス一致信号を与える出力端子とを
有する。ステート・マシーン５５は、一致信号ＭＡＴＣ
Ｈを受けるためアドレス比較器５３に接続された入力端
子と、制御レジスタに結合された入力端子と、デコード
・イネーブル信号４７を与えるためアドレス・デコーダ
４２に接続された出力端子とを有する。制御レジスタ４
９は、カウンタ５６に接続された入力端子と、制御レジ
スタ４９の制御ビット５７をステート・マシーン５５お
よびマルチプレクサ５４に与える出力端子とを有する。
カウンタ５６は、アドレス比較器５３から一致信号ＭＡ
ＴＣＨを受ける入力端子と、「ＴＲＡＮＳＦＥＲ ＳＴ
ＡＲＴ」と記された転送開始信号を受ける入力端子と、
制御レジスタ４９に接続された出力端子とを有する。制
御信号Ｃ１，Ｃ３，Ｃ４は、図５および図６のタイミン
グ図に示されるクロック信号のフェーズに相当する番号
となっている。図５および図５については以下で説明す
る。ＢＩＵ４１は、メモリ・アレイ４３を情報バス２２
に接続すべく機能する。アドレス・ラッチ５１は、各ク
ロック・サイクルで情報バス２２からアドレスを受け、
アドレスをアドレス・ラッチ５２に与える。また、アド
レスは、制御信号Ｃ１，Ｃ３，Ｃ４によって与えられる
タイミング情報に基づいて、アドレス比較器５３とマル
チプレクサ５４とに与えられる。アドレス比較器５３
は、一致信号をステート・マシーン５５に与える。ま
た、制御情報は、制御ビット５７によってステート・マ
シーンに与えられる。マルチプレクサ５４に対するもう
一方の入力は、アドレス・ラッチ５２によって与えられ
る。
ＩＵ４１を示すブロック図である。ＢＩＵ４１は、アド
レス・ラッチ５１，５２，マルチプレクサ５４，アドレ
ス比較器５３，ステート・マシーン５５，制御レジスタ
４９およびカウンタ５６を含む。アドレス・ラッチ５１
は、情報バス２２に結合された入力端子と、制御信号Ｃ
３を受ける入力端子と、アドレス・ラッチ５２，マルチ
プレクサ５４およびアドレス比較器５３に結合された出
力端子とを有する。また、アドレス・ラッチ５２は、制
御信号Ｃ１を受ける入力端子と、マルチプレクサ５４に
接続された出力端子とを有する。アドレス比較器５３
は、アドレス・ラッチ５１からアドレスを受ける入力端
子と、制御信号Ｃ４を受ける入力端子と、「ＭＡＴＣ
Ｈ」と記されたアドレス一致信号を与える出力端子とを
有する。ステート・マシーン５５は、一致信号ＭＡＴＣ
Ｈを受けるためアドレス比較器５３に接続された入力端
子と、制御レジスタに結合された入力端子と、デコード
・イネーブル信号４７を与えるためアドレス・デコーダ
４２に接続された出力端子とを有する。制御レジスタ４
９は、カウンタ５６に接続された入力端子と、制御レジ
スタ４９の制御ビット５７をステート・マシーン５５お
よびマルチプレクサ５４に与える出力端子とを有する。
カウンタ５６は、アドレス比較器５３から一致信号ＭＡ
ＴＣＨを受ける入力端子と、「ＴＲＡＮＳＦＥＲ ＳＴ
ＡＲＴ」と記された転送開始信号を受ける入力端子と、
制御レジスタ４９に接続された出力端子とを有する。制
御信号Ｃ１，Ｃ３，Ｃ４は、図５および図６のタイミン
グ図に示されるクロック信号のフェーズに相当する番号
となっている。図５および図５については以下で説明す
る。ＢＩＵ４１は、メモリ・アレイ４３を情報バス２２
に接続すべく機能する。アドレス・ラッチ５１は、各ク
ロック・サイクルで情報バス２２からアドレスを受け、
アドレスをアドレス・ラッチ５２に与える。また、アド
レスは、制御信号Ｃ１，Ｃ３，Ｃ４によって与えられる
タイミング情報に基づいて、アドレス比較器５３とマル
チプレクサ５４とに与えられる。アドレス比較器５３
は、一致信号をステート・マシーン５５に与える。ま
た、制御情報は、制御ビット５７によってステート・マ
シーンに与えられる。マルチプレクサ５４に対するもう
一方の入力は、アドレス・ラッチ５２によって与えられ
る。
【００１９】１サイクル・モードでは、制御ビット５７
は、論理０をステート・マシーン５５とマルチプレクサ
５４とに与えるためユーザによってプログラムされる。
アドレス・ラッチ５１の出力は、マルチプレクサ５４を
介して、各クロック・サイクルでアドレス・デコーダ４
２に与えられる。また、アドレス・デコーダ４２（図
２）は、ステート・マシーン５５からのデコード・イネ
ーブル信号４７によって各クロック・サイクル中にイネ
ーブルされる。これにより、メモリ・アレイ４３は、有
効アドレスが受信された同じサイクル中に、ＢＩＵ４１
とデータをやりとりできる。
は、論理０をステート・マシーン５５とマルチプレクサ
５４とに与えるためユーザによってプログラムされる。
アドレス・ラッチ５１の出力は、マルチプレクサ５４を
介して、各クロック・サイクルでアドレス・デコーダ４
２に与えられる。また、アドレス・デコーダ４２（図
２）は、ステート・マシーン５５からのデコード・イネ
ーブル信号４７によって各クロック・サイクル中にイネ
ーブルされる。これにより、メモリ・アレイ４３は、有
効アドレスが受信された同じサイクル中に、ＢＩＵ４１
とデータをやりとりできる。
【００２０】２サイクル・モードでは、制御ビット５７
は、論理１をステート・マシーン５５とマルチプレクサ
５４とに与えるためユーザによってプログラムされる。
第２アドレス・ラッチ５２の出力は、マルチプレクサ５
４を介して、各クロック・サイクルでアドレス・デコー
ダ４２に与えられる。アドレス・デコーダ４２は、ステ
ート・マシーン５５からのデコード・イネーブル信号４
７によってディセーブルされる。各クロック・サイクル
で、アドレス比較器５３は、受信したアドレスがリード
またはライト動作のためにメモリ・アレイ４３にアクセ
スするための有効アドレスかどうかを調べる。有効アド
レスが受信されると、一致信号ＭＡＴＣＨがアドレス比
較器５３によってアサートされ、ステート・マシーン５
５に与えられる。次のサイクル中に、ステート・マシー
ン５５はデコード・イネーブル信号４７をアサートす
る。デコード・イネーブル信号４７により、アドレス・
デコーダ４２はイネーブルされ、それによりリードまた
はライト動作のためメモリ・アレイをアクセスする。次
に、データがＢＩＵ４１とメモリ・アレイ４３との間で
転送される。有効アドレスが受信されないと、デコード
・イネーブル信号４７はニゲートされる。そのとき、ア
ドレス・デコーダは、データ処理システム１０の電力消
費を低減するためディセーブルまたは非アクティブのま
まとなる。
は、論理１をステート・マシーン５５とマルチプレクサ
５４とに与えるためユーザによってプログラムされる。
第２アドレス・ラッチ５２の出力は、マルチプレクサ５
４を介して、各クロック・サイクルでアドレス・デコー
ダ４２に与えられる。アドレス・デコーダ４２は、ステ
ート・マシーン５５からのデコード・イネーブル信号４
７によってディセーブルされる。各クロック・サイクル
で、アドレス比較器５３は、受信したアドレスがリード
またはライト動作のためにメモリ・アレイ４３にアクセ
スするための有効アドレスかどうかを調べる。有効アド
レスが受信されると、一致信号ＭＡＴＣＨがアドレス比
較器５３によってアサートされ、ステート・マシーン５
５に与えられる。次のサイクル中に、ステート・マシー
ン５５はデコード・イネーブル信号４７をアサートす
る。デコード・イネーブル信号４７により、アドレス・
デコーダ４２はイネーブルされ、それによりリードまた
はライト動作のためメモリ・アレイをアクセスする。次
に、データがＢＩＵ４１とメモリ・アレイ４３との間で
転送される。有効アドレスが受信されないと、デコード
・イネーブル信号４７はニゲートされる。そのとき、ア
ドレス・デコーダは、データ処理システム１０の電力消
費を低減するためディセーブルまたは非アクティブのま
まとなる。
【００２１】カウンタ５６は、情報バス２２からの転送
開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴと、アドレス比
較器５３からの一致信号ＭＡＴＣＨとを監視する。この
情報に基づいて、カウンタは制御ビット５７を自動的に
アサートまたはニゲートして、２サイクル・モードから
１サイクル・モードに、あるいはまたもとに自動的に切
り換えることができる。
開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴと、アドレス比
較器５３からの一致信号ＭＡＴＣＨとを監視する。この
情報に基づいて、カウンタは制御ビット５７を自動的に
アサートまたはニゲートして、２サイクル・モードから
１サイクル・モードに、あるいはまたもとに自動的に切
り換えることができる。
【００２２】図３に示すカウンタ５６は、１サイクル・
モードから２サイクル・モードそしてまた１サイクル・
モードにＳＲＡＭ１８を切り換える自動的な自己監視機
構を提供する。カウンタ５６は、情報バス２２からの転
送開始信号ＴＲＡＮＳＦＥＲＳＴＡＲＴと、アドレス比
較器５３からの一致信号ＭＡＴＣＨとを監視して、ＳＲ
ＡＭ１８に宛てた情報バス２２のトランザクション数を
調べる。連続したＳＲＡＭ１８のアクセス回数が所定の
値以下となることをカウンタ５６が判断すると、ＳＲＡ
Ｍ１８は電力消費を節減するため２サイクル・モードに
自動的に切り替わる。２サイクル・モードでは、連続し
たＳＲＡＭ１８のアクセス回数が所定の値以上となるこ
とをカウンタ５６が判断すると、ＳＲＡＭ１８は１サイ
クル・モードに自動的に切り換わる。この所定の値は、
連続したＳＲＡＭ１８のアクセスの一定回数として、ま
たは以前の情報バス２２のトランザクションの一定の回
数と比較したＳＲＡＭ１８のアクセスの比率として定め
ることができる。
モードから２サイクル・モードそしてまた１サイクル・
モードにＳＲＡＭ１８を切り換える自動的な自己監視機
構を提供する。カウンタ５６は、情報バス２２からの転
送開始信号ＴＲＡＮＳＦＥＲＳＴＡＲＴと、アドレス比
較器５３からの一致信号ＭＡＴＣＨとを監視して、ＳＲ
ＡＭ１８に宛てた情報バス２２のトランザクション数を
調べる。連続したＳＲＡＭ１８のアクセス回数が所定の
値以下となることをカウンタ５６が判断すると、ＳＲＡ
Ｍ１８は電力消費を節減するため２サイクル・モードに
自動的に切り替わる。２サイクル・モードでは、連続し
たＳＲＡＭ１８のアクセス回数が所定の値以上となるこ
とをカウンタ５６が判断すると、ＳＲＡＭ１８は１サイ
クル・モードに自動的に切り換わる。この所定の値は、
連続したＳＲＡＭ１８のアクセスの一定回数として、ま
たは以前の情報バス２２のトランザクションの一定の回
数と比較したＳＲＡＭ１８のアクセスの比率として定め
ることができる。
【００２３】別の構成では、アドレス比較器５３からの
一致信号ＭＡＴＣＨにより、カウンタ５６は、情報バス
２２からの転送開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴ
のアサートの所定の回数で、単純にＳＲＡＭを１サイク
ル・モードにする。この所定の回数のサイクルは、情報
バス２２上のデータ転送を介してプログラムできる。ま
た、他の実施例では、ステート・マシーン５５は、プロ
グラム可能な論理アレイなどの別の種類の制御論理でも
よい。
一致信号ＭＡＴＣＨにより、カウンタ５６は、情報バス
２２からの転送開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴ
のアサートの所定の回数で、単純にＳＲＡＭを１サイク
ル・モードにする。この所定の回数のサイクルは、情報
バス２２上のデータ転送を介してプログラムできる。ま
た、他の実施例では、ステート・マシーン５５は、プロ
グラム可能な論理アレイなどの別の種類の制御論理でも
よい。
【００２４】図４は、本発明の１実施例による図３の制
御レジスタを示すブロック図である。制御レジスタ４９
は、３２制御ビットを含む。別の実施例では、制御レジ
スタ４９は、より少ないまたは多い制御ビットを含んで
もよい。制御ビット５７は、所定の制御値を与えるため
ユーザによってプログラム可能で、メモリ・アレイ４３
が１クロック・サイクルまたは２クロック・サイクルの
いずれかでアクセスするかを制御する。制御ビット５７
がアサートされると、ＳＲＡＭ１８は２サイクル・モー
ドで動作する。制御ビット５７がニゲートされると、Ｓ
ＲＡＭ１８は１サイクル・モードで動作する。別の実施
例では、制御ビット５７は１制御ビット以上を含んでも
よい。
御レジスタを示すブロック図である。制御レジスタ４９
は、３２制御ビットを含む。別の実施例では、制御レジ
スタ４９は、より少ないまたは多い制御ビットを含んで
もよい。制御ビット５７は、所定の制御値を与えるため
ユーザによってプログラム可能で、メモリ・アレイ４３
が１クロック・サイクルまたは２クロック・サイクルの
いずれかでアクセスするかを制御する。制御ビット５７
がアサートされると、ＳＲＡＭ１８は２サイクル・モー
ドで動作する。制御ビット５７がニゲートされると、Ｓ
ＲＡＭ１８は１サイクル・モードで動作する。別の実施
例では、制御ビット５７は１制御ビット以上を含んでも
よい。
【００２５】図５は、１サイクルすなわち通常サイクル
・モードにおける図２のＳＲＡＭ１８の各信号のタイミ
ング図を示す。クロック信号は参考のため各サイクルご
とに４つのフェーズに分割され、各フェーズは固有に
「Ｔ」とそれに続く番号で表されることに留意された
い。また、図５の各信号は縮尺通りではないことにも留
意されたい。
・モードにおける図２のＳＲＡＭ１８の各信号のタイミ
ング図を示す。クロック信号は参考のため各サイクルご
とに４つのフェーズに分割され、各フェーズは固有に
「Ｔ」とそれに続く番号で表されることに留意された
い。また、図５の各信号は縮尺通りではないことにも留
意されたい。
【００２６】ＳＲＡＭ１８に宛てられた情報バス２２上
のトランザクションは、時間Ｔ３で開始する。アドレス
情報および転送開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴ
は、時間Ｔ３で供給される。アドレス・ラッチ５１は、
制御信号Ｃ３に応答して、時間Ｔ３中に情報バス２２か
らアドレスを捕捉する。時間Ｔ４中に、制御信号Ｃ４を
受けることに応答して、アドレス比較器５３は、アドレ
ス・ラッチ５１に格納されたアドレスの解読を開始し、
このアドレスがＳＲＡＭ１８をアクセスするために有効
かどうかを調べる。アドレス・ラッチ５１に格納された
アドレス情報は、マルチプレクサ５４を介してアドレス
・デコーダ４２にも渡される。アドレス・デコーダ４２
は、時間Ｔ４中にメモリ・アレイの行および列を解読す
る。アドレスが有効で、リード動作が必要な場合、列論
理／センス増幅器４６におけるセンス増幅器は、時間Ｔ
５およびＴ６中にメモリ・アレイ４３からＢＩＵ４１に
データを転送する。ＢＩＵ４１は、情報バス２２のトラ
ンザクションがＳＲＡＭ１８宛であるとアドレス比較器
５３が判断した場合、時間Ｔ７中にデータを情報バス２
２に中継する。
のトランザクションは、時間Ｔ３で開始する。アドレス
情報および転送開始信号ＴＲＡＮＳＦＥＲ ＳＴＡＲＴ
は、時間Ｔ３で供給される。アドレス・ラッチ５１は、
制御信号Ｃ３に応答して、時間Ｔ３中に情報バス２２か
らアドレスを捕捉する。時間Ｔ４中に、制御信号Ｃ４を
受けることに応答して、アドレス比較器５３は、アドレ
ス・ラッチ５１に格納されたアドレスの解読を開始し、
このアドレスがＳＲＡＭ１８をアクセスするために有効
かどうかを調べる。アドレス・ラッチ５１に格納された
アドレス情報は、マルチプレクサ５４を介してアドレス
・デコーダ４２にも渡される。アドレス・デコーダ４２
は、時間Ｔ４中にメモリ・アレイの行および列を解読す
る。アドレスが有効で、リード動作が必要な場合、列論
理／センス増幅器４６におけるセンス増幅器は、時間Ｔ
５およびＴ６中にメモリ・アレイ４３からＢＩＵ４１に
データを転送する。ＢＩＵ４１は、情報バス２２のトラ
ンザクションがＳＲＡＭ１８宛であるとアドレス比較器
５３が判断した場合、時間Ｔ７中にデータを情報バス２
２に中継する。
【００２７】情報バス２２のトランザクションがＳＲＡ
Ｍ１８宛でないとアドレス比較器５３が判断した場合、
ＢＩＲ４１は情報バス２２にデータを転送しない。アド
レス・ラッチ５１に格納されたアドレスは、トランザク
ションがＳＲＡＭ１８宛でなくても、アドレス・デコー
ダ４２によって時間Ｔ４中に解読されることに留意され
たい。これは、アドレス比較器５３は情報バス２２トラ
ンザクションの所有権を調べる時間がないが、それでも
１クロック・サイクルでＳＲＡＭ１８のアクセスが可能
なためである。従って、メモリ・アレイ４３の行および
列は各アクティブ・サイクルで解読されるため、ＳＲＡ
Ｍ１８はサイクルの終了までに応答することができる。
各アドレスを解読することにより、電力消費の増加を犠
牲にして、ＳＲＡＭ１８の高速動作が可能になる。
Ｍ１８宛でないとアドレス比較器５３が判断した場合、
ＢＩＲ４１は情報バス２２にデータを転送しない。アド
レス・ラッチ５１に格納されたアドレスは、トランザク
ションがＳＲＡＭ１８宛でなくても、アドレス・デコー
ダ４２によって時間Ｔ４中に解読されることに留意され
たい。これは、アドレス比較器５３は情報バス２２トラ
ンザクションの所有権を調べる時間がないが、それでも
１クロック・サイクルでＳＲＡＭ１８のアクセスが可能
なためである。従って、メモリ・アレイ４３の行および
列は各アクティブ・サイクルで解読されるため、ＳＲＡ
Ｍ１８はサイクルの終了までに応答することができる。
各アドレスを解読することにより、電力消費の増加を犠
牲にして、ＳＲＡＭ１８の高速動作が可能になる。
【００２８】図６は、２サイクルすなわち低電力アクセ
ス・モード中の図２のＳＲＡＭ１８の各信号のタイミン
グ図を示す。図６に示すクロック信号は、参考のため各
サイクルごとに４つのフェーズに分割され、各フェーズ
は固有に「Ｔ」とそれに続く番号で表されることに留意
されたい。また、図６の各信号は縮尺どおりではないこ
とにも留意されたい。
ス・モード中の図２のＳＲＡＭ１８の各信号のタイミン
グ図を示す。図６に示すクロック信号は、参考のため各
サイクルごとに４つのフェーズに分割され、各フェーズ
は固有に「Ｔ」とそれに続く番号で表されることに留意
されたい。また、図６の各信号は縮尺どおりではないこ
とにも留意されたい。
【００２９】２サイクル・モードでは、情報バス２２の
トランザクションの開始は、１サイクル・モード・アク
セスと同じである。情報バス２２からのアドレス情報
は、時間Ｔ３においてアドレス・ラッチ５１に格納され
る。アドレス・ラッチ５１内のアドレスは、時間Ｔ４中
にアドレス比較器５３によって解読され、トランザクシ
ョンの所有権を調べる。アドレス比較器５３は、一致信
号ＭＡＴＣＨを生成し、この一致信号は、アドレス・ラ
ッチ５１内のアドレスがＳＲＡＭ１８をアクセスするた
めに有効である場合に、時間Ｔ４の終了でステート・マ
シーン５５とカウンタ５６とに与えられる。アドレス・
ラッチ５１内のアドレス情報は、将来用いるために、時
間Ｔ５中にアドレス・ラッチ５２に渡される。一致信号
ＭＡＴＣＨがアドレス比較器５３によってアサートされ
ると、デコード・イネーブル信号４７がステート・マシ
ーン５５によってアサートされる。アドレス・ラッチ５
２に格納されたアドレスは、時間Ｔ８において行列解読
のため、マルチプレクサ５４を介してアドレス・デコー
ダ４２に渡される。時間Ｔ９およびＴ１０において、デ
ータは列論理／センス増幅器４６とＢＩＵ１８との間で
転送される。リード動作が必要な場合、ＢＩＵ１８は時
間Ｔ１１においてデータを情報バス２２上に駆動する。
トランザクションの開始は、１サイクル・モード・アク
セスと同じである。情報バス２２からのアドレス情報
は、時間Ｔ３においてアドレス・ラッチ５１に格納され
る。アドレス・ラッチ５１内のアドレスは、時間Ｔ４中
にアドレス比較器５３によって解読され、トランザクシ
ョンの所有権を調べる。アドレス比較器５３は、一致信
号ＭＡＴＣＨを生成し、この一致信号は、アドレス・ラ
ッチ５１内のアドレスがＳＲＡＭ１８をアクセスするた
めに有効である場合に、時間Ｔ４の終了でステート・マ
シーン５５とカウンタ５６とに与えられる。アドレス・
ラッチ５１内のアドレス情報は、将来用いるために、時
間Ｔ５中にアドレス・ラッチ５２に渡される。一致信号
ＭＡＴＣＨがアドレス比較器５３によってアサートされ
ると、デコード・イネーブル信号４７がステート・マシ
ーン５５によってアサートされる。アドレス・ラッチ５
２に格納されたアドレスは、時間Ｔ８において行列解読
のため、マルチプレクサ５４を介してアドレス・デコー
ダ４２に渡される。時間Ｔ９およびＴ１０において、デ
ータは列論理／センス増幅器４６とＢＩＵ１８との間で
転送される。リード動作が必要な場合、ＢＩＵ１８は時
間Ｔ１１においてデータを情報バス２２上に駆動する。
【００３０】一致信号ＭＡＴＣＨが時間Ｔ４の終了まで
にアドレス比較器５３によってアサートされない場合、
ステート・マシーン５５はデコード・イネーブル信号４
７をアサートせず、アドレス・ラッチ５２に格納された
アドレス情報は行列解読のためにアドレス・デコーダ４
２に渡されない。アドレス・デコーダ４２，行選択４５
および列論理／センス増幅器４６はイネーブルされず、
低電力休止状態のままとなり、データ処理システム１０
の電力消費を低減する。
にアドレス比較器５３によってアサートされない場合、
ステート・マシーン５５はデコード・イネーブル信号４
７をアサートせず、アドレス・ラッチ５２に格納された
アドレス情報は行列解読のためにアドレス・デコーダ４
２に渡されない。アドレス・デコーダ４２，行選択４５
および列論理／センス増幅器４６はイネーブルされず、
低電力休止状態のままとなり、データ処理システム１０
の電力消費を低減する。
【００３１】２つのアドレス・ラッチ、すなわちアドレ
ス・ラッチ５１，５２の存在により、ＳＲＡＭ１８に対
する順次トランザクションの「パイプライン処理(pipel
ining)」が可能となる。
ス・ラッチ５１，５２の存在により、ＳＲＡＭ１８に対
する順次トランザクションの「パイプライン処理(pipel
ining)」が可能となる。
【００３２】データ処理システムにおいてオンボード・
メモリについてユーザ制御または自動制御される２サイ
クル・アクセス・モードを提供することにより、大幅な
電力節減が得られる。追加クロック・サイクルにより、
アドレス比較器５３は、この回路が実際に必要とされる
まで、アドレス・デコーダ４２，行選択４５，列論理／
センス増幅器４６およびメモリ・アレイ４３を低電力休
止状態に維持しつつ、情報バス２２のトランザクション
の所有権を調べることができる。
メモリについてユーザ制御または自動制御される２サイ
クル・アクセス・モードを提供することにより、大幅な
電力節減が得られる。追加クロック・サイクルにより、
アドレス比較器５３は、この回路が実際に必要とされる
まで、アドレス・デコーダ４２，行選択４５，列論理／
センス増幅器４６およびメモリ・アレイ４３を低電力休
止状態に維持しつつ、情報バス２２のトランザクション
の所有権を調べることができる。
【００３３】本発明について好適な実施例の観点から説
明してきたが、本発明は多くの点で修正でき、上記の具
体的に説明してきた実施例以外の多くの実施例があるこ
とは当業者に明らかである。従って、特許請求の範囲
は、本発明の真の精神および範囲に入る発明の一切の修
正を網羅するものとする。
明してきたが、本発明は多くの点で修正でき、上記の具
体的に説明してきた実施例以外の多くの実施例があるこ
とは当業者に明らかである。従って、特許請求の範囲
は、本発明の真の精神および範囲に入る発明の一切の修
正を網羅するものとする。
【図１】本発明の１実施例によるデータ処理システムを
示すブロック図である。
示すブロック図である。
【図２】本発明の１実施例による図１のスタティック・
ランダム・アクセス・メモリを示すブロック図である。
ランダム・アクセス・メモリを示すブロック図である。
【図３】本発明の１実施例による図２のバス・インタフ
ェース・ユニットを示すブロック図である。
ェース・ユニットを示すブロック図である。
【図４】本発明の１実施例による図３の制御レジスタを
示すブロック図である。
示すブロック図である。
【図５】１サイクル・アクセス・モード中の図２のスタ
ティック・ランダム・アクセス・メモリの各信号を示す
タイミング図である。
ティック・ランダム・アクセス・メモリの各信号を示す
タイミング図である。
【図６】２サイクル・アクセス・モード中の図２のスタ
ティック・ランダム・アクセス・メモリの各信号を示す
タイミング図である。
ティック・ランダム・アクセス・メモリの各信号を示す
タイミング図である。
１０ データ処理システム １２ 中央処理ユニット（ＣＰＵ） １４ タイマ回路 １６ 他の回路 １８ スタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ） ２０ システム統合ユニット ２２ 情報バス ３２，３４，３６，３８ 集積回路ピン ４０ 外部バス ４１ バス・インタフェース・ユニット（ＢＩＵ） ４２ アドレス・デコーダ ４３ メモリ・アレイ ４４ メモリ・セル ４５ 行選択回路 ４６ 列論理／センス増幅器 ４７ アドレス・デコード・イネーブル信号 ４９ 制御レジスタ ５１，５２ アドレス・ラッチ ５３ アドレス・比較器 ５４ マルチプレクサ ５５ ステート・マシーン ５６ カウンタ ５７ 制御ビット
ＲＡＭ） ２０ システム統合ユニット ２２ 情報バス ３２，３４，３６，３８ 集積回路ピン ４０ 外部バス ４１ バス・インタフェース・ユニット（ＢＩＵ） ４２ アドレス・デコーダ ４３ メモリ・アレイ ４４ メモリ・セル ４５ 行選択回路 ４６ 列論理／センス増幅器 ４７ アドレス・デコード・イネーブル信号 ４９ 制御レジスタ ５１，５２ アドレス・ラッチ ５３ アドレス・比較器 ５４ マルチプレクサ ５５ ステート・マシーン ５６ カウンタ ５７ 制御ビット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォーラス・ベイカー・ハーウッド・ザ・ サード アメリカ合衆国テキサス州オースティン、 クリークス・エッジ・パークウェイ2806 (72)発明者 トーマス・ジュー アメリカ合衆国テキサス州オースティン、 ナンバー1006、ブラッフ・スプリングス・ ロード6503 (72)発明者 ジェイムズ・ブラッドリー・エイファート アメリカ合衆国テキサス州オースティン、 ヴァレー・ビュー・ドライヴ800
Claims (3)
- 【請求項１】 行および列に配置された複数のメモリ・
セル（４４）を有し、各メモリ・セル（４４）がワード
・ラインおよびビット・ラインに結合されたメモリ・ア
レイ（４３）；前記メモリ・アレイ（４３）に結合さ
れ、アドレス信号に応答して、前記メモリ・アレイ（４
３）のメモリ・セル（４４）をアクセスするアドレス・
デコーダ（４２）；および前記アドレス・デコーダ（４
２）に結合された制御回路（４１）であって、制御信号
が第１の所定の論理状態であることに応答して、前記メ
モリ・セル（４４）を第１の所定の時間内でアクセスさ
せ、前記制御信号が第２の所定の論理状態であることに
応答して、前記メモリ・セル（４４）を第２の所定の時
間内でアクセスさせる制御回路（４１）；によって構成
されることを特徴とする半導体メモリ（１８）。 - 【請求項２】 中央処理ユニット（１２）および情報バ
ス（２２）を有するデータ処理システム（１０）であっ
て：複数のメモリ・セルを有し、各メモリ・セル（４
４）がワード・ラインおよびビット・ラインに結合され
たメモリ・アレイ（４３）であって、アドレス信号を受
信することに応じてデータを与えるメモリ・アレイ（４
３）；前記メモリ・アレイ（４３）に結合され、前記ア
ドレス信号を与えるアドレス・デコーダ（４２）；前記
情報バス（２２）に結合され、制御値を格納する格納素
子（５７）；および前記メモリ・アレイ（４３）と前記
格納素子（５７）とに結合された制御回路（４１）であ
って、前記制御値が第１の所定の値であることに応答し
て、前記メモリ・アレイ（４３）を第１の所定の数のク
ロック・サイクル内でアクセスさせ、前記制御値が第２
の所定の値であることに応答して、前記メモリ・アレイ
（４３）を第２の所定の数のクロック・サイクル内でア
クセスさせる制御回路（４１）；によって構成されるこ
とを特徴とするデータ処理システム（１０）。 - 【請求項３】 メモリ・アレイ（４３）を有するデータ
処理システム（１０）において、前記メモリ・アレイ
（４３）をアクセスする方法であって：第１クロック・
サイクル中に複数のアドレス信号を受ける段階；前記複
数のアドレス信号の少なくとも一部を所定のアドレス値
と比較して、前記複数のアドレス信号の前記少なくとも
一部が前記所定のアドレス値と一致することに応答し
て、第１論理状態の一致信号を与える段階；制御値を制
御論理回路に与える段階；前記制御値が第１値を有する
場合に、アドレス・デコーダ（４２）をイネーブルし
て、第２クロック・サイクル中に前記複数のアドレス信
号を解読する段階；および前記制御値が第２値を有する
場合に、アドレス・デコーダ（４２）をイネーブルし
て、前記第１クロック・サイクル中に前記複数のアドレ
ス信号を解読する段階；によって構成されることを特徴
とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US169103 | 1993-12-20 | ||
| US08/169,103 US5737566A (en) | 1993-12-20 | 1993-12-20 | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200385A true JPH07200385A (ja) | 1995-08-04 |
Family
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Family Applications (1)
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|---|---|
| US (1) | US5737566A (ja) |
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| JP (1) | JPH07200385A (ja) |
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