JPH06101224B2

JPH06101224B2 - メモリ・システム

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Publication number: JPH06101224B2
Application number: JP1207108A
Authority: JP
Inventors: フレデリツク・ジヨン・エーチエルマン、ジユニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-10-25
Filing date: 1989-08-11
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: EP0366588B1; EP0366588A2; US5150328A; EP0366588A3; DE68923530T2; DE68923530D1; JPH02123589A

Description

【発明の詳細な説明】 A.産業上の利用分野本発明はメモリ組織、具体的には標準データ・ポート、
及び代替データ・ポートとしても使用できる別個のアド
レス・ポートを有するメモリ・アレイの組織に関する。

B.従来技術多くの代表的なデータ処理応用では、メモリ・ユニツト
は従来技術を示す第２図のように種々のデータ処理ユニ
ツトと種々のバスもしくは線によつて連絡している。こ
の簡単な図では、メモリ・システム10は１つのアドレス
・バス及び１つのデータ・バスによつて別個のプロセツ
サ11と連絡している。各バスは代表的には各アドレス・
ワードもしくはデータ・ワードのビツト数に等しい数の
線を有する。通常のランダム・アドレス・メモリ（RA
M）は、１もしくはそれ以上のメモリ・チツプ即ちセル
のアレイを使用する。代表的な場合、各アレイは、プロ
セツサからのアドレス線が通過するアドレス・ポート及
びデータ線が通過する別個のデータ・ポートを有する。
通常別個のポートが必要とされるのは、アドレス・ワー
ドは解読する必要はあるが、データ・ワードはその必要
がないためであり、もしアドレス・ワードとデータ・ワ
ードが共に同じポートを通過すると、干渉の可能性があ
るためである。

２重及び多重ポートについてはよく知られていて、たと
えば米国特許第4541076号、第4410964号、第4633440
号、第4491937号及び第4718039号に開示されている。こ
れ等の特許のメモリ設計は、１以上のポートを通してメ
モリ・アレイからデータが読取られ、書込まれている。
しかしながら、アドレス情報のためには依然別個のアド
レス・ポートを与えなければならない。さらにポートの
数を単に増大するだけでは、ある問題が生ずる。たとえ
ば、各ポートを追加するごとに、追加のI/O回路を、メ
モリ・アレイとプロセツサもしくは支援論理回路に設
け、この追加のポートを通るデータもしくはアドレス情
報の転送を容易にするためのインターフエイスを与えな
くてはならない。各追加のI/O回路によつて、勿論メモ
リ及び支援回路に複雑さ及びコストが加わり、さらに電
力を必要とし、熱を発生し、より広いチツプ面積が必要
となり、信頼性が減少する。

I/O回路の追加によつて生ずる問題の外に、各アレイに
与えるアドレスもしくはデータ・ポートの数を考える
と、他の設計及び製造上の問題がある。メモリ・チツプ
を新しく設計するたびに、複雑さが増大するので、設計
コストを安くするために、できるだけ少ない設計ですま
すことが望まれる。広汎な応用に使用できる標準のもし
くは均一なチツプは、高次の目的（速度優先）及び低次
の目的（コスト優先）の両方にとつて極めて望ましい。
もし同じチツプが、低コスト、低速度のデータ処理製品
でも、高コストただし高速度の製品にも使用されるなら
ば、かなりな設計上の節約と柔軟性が達成できる。

所与のメモリ・チツプにできるだけ汎用性を与えるため
には、その特定の応用範囲で計画されている最高の速度
を処理できるように設計する必要がある。従つて、I/O
回路とデータ・ポートはメモリ・セル・アレイを往復す
る高速データを処理するように設計され、アドレス・ポ
ートはその応用範囲に必要と予想されるセルの最大数の
高速アドレツシングを処理できるように設計されなけれ
ばならない。大きなアレイの場合は、このことは通常デ
ータ線の数よりも多くのアドレス線を与えなければなら
ないことを意味し、従つて少なくとも２つの別個のポー
トが、１つはアドレスのために、１つはデータのために
必要とされる。

このような設計は、多数のI/O回路を与えてでも速度を
達成することが許容できる場合は、高速度の応用に適し
ているけれども、別個のもしくは追加のポートを支援す
る追加のI/O回路のコストが妥当なものとは云えない、
低コストの応用ではあまり適しているとは云えない。こ
のために、高速度のもしくは低コストの応用のいずれに
も容易に適合できるメモリ回路もしくはチツプを与える
ことが望まれる。特に、同じチツプを２ポート応用もし
くは単一ポート応用のどちらにも使用できることが望ま
しい。たとえば、もし１つのポートをデータとアドレス
情報の両方に使用できると、通常のアドレスI/O回路も
これ等のデータを処理できるので、低コストの応用で
は、データ・ポートに専用されていた追加のI/O回路の
必要がなくなる。しかしながら、組合せアドレス／デー
タ・ポートはデータ・ポートと干渉するか、チツプのポ
ホーマンスに悪影響を与えるようなことがあつてはなら
ず、専用データ・ポートは高速度の応用の時に使用され
るようになつていなくてはならない。本発明は、アドレ
ス・ポートがアドレス・ポートとしてだけでなく代替デ
ータ・ポートとしても動作できるようにする特殊なオン
・チツプ・データ・バツフアを使用することによつて、
これ等の目的を達成する。

米国特許第4694394号には、多重化されたアドレス／デ
ータ・バスを有するマイクロプロセツサが開示されてい
る。この特許は、“回路ブロツク2"中のアドレス／デー
タ・ポートとも見えるポートに接続された組合せアドレ
ス／データ・バスを開示している。この素子は詳細な説
明の項にインテル社（Intel Corp.）によつて製造され
た、コード“8155"によつて識別されるRAMを含む市販の
集積回路であると述べられている。しかしながら、この
特許もしくはこのインテル（Intel）社製品のための入
手可能な文献には、追加の構造もしくは機能について
は、ほとんど何も述べられていない。たとえば、インテ
ル1988埋設コントローラ・ハンドブツク第16−37頁（著
作権1987）（Intel 1988 Embedded Contooller Handboo
k、pp.16−37（Copyright 1987））には、この製品はス
タチツクRAMアレイ、いくつかのI/Oポート、多重化アド
レス兼データ・バス、タイマ及びアドレス・ラツチを有
するものとして説明されている。しかしながら、この製
品には高次目的及び低次目的の両方の応用に適した２つ
の異なるデータ・ポートは存在しない。

米国特許第4443864号は多重化アドレス／データ・バス
を有するメモリ・システムを開示している。しかしなが
ら、この特許のバスは或る数の専用アドレス線を必要と
し、さらにこのメモリ・アレイを広汎な応用に使用する
ための別個のデータ・ポートの開示はない。

米国特許第4491937号には、多重書込みポート及び多重
読取りポートを有する多重ポート・メモリ・アレイを開
示している。データを転送するのに行アドレス線もしく
は列アドレス線も使用されている。米国特許第443845号
は、共通インターフエイスを有するメモリ・システムを
開示している。この特許の装置は、アドレス、データ及
び制御信号を転送する共通バスによつてメモリがプロセ
ツサに接続されている。しかしながらこの２つの特許
は、メモリを高次目的及び低次目的の両応用で動作可能
にするデータ・バツフアもしくは代替データ・ポートを
開示していない。

C.発明が解決しようとする問題点本発明の目的は、高速データ転送用途に適した通常のデ
ータ専用ポートと低コストで低速データ転送用途に適し
た代替データ・ポートとしても使用可能なアドレス・ポ
ートとを含む２つのデータ・ポートを備えたメモリ・チ
ツプのアレイから成るメモリ・システムを提供すること
にある。

D.問題点を解決するための手段本発明に従い、通常もしくは高速度の使用に適した標準
のデータ・ポートと、外部I/O回路の数を最小にしなけ
ればならない低コスト、低速度の応用で使用するに適し
た、代替データ・ポートとしても使用できる別個のアド
レス・ポートとを有するメモリ・チツプが与えられる。
代替データ・ポートを使用することにより、現存するア
ドレス線I/O回路を用いて性能を向上させることができ
る。メモリ・チツプ上に存在し、タイミング信号によつ
て動作する特別のデータ・バツフアを与えることによつ
て、データとアドレス信号間の干渉が回避される。デー
タ・バツフアはアドレス・ポートを介してメモリとの間
でデータ信号の送受を行なうように、データ信号をラツ
チし、ゲートし、駆動するのに使用される。列アドレ
ス、行アドレス及びデータ信号がすべて同じ線及びアド
レス・ポートを通して、互に適切なタイミング関係で転
送され、相互干渉が避けられているという意味で、一種
の“３重化”が達成される。これによつてメモリ・チツ
プは単一ポート・チツプとしても２重ポート・チツプと
しても機能する。

本発明の構成は、次の通りである。

一側がデータ専用ポートを介して外部回路に結合され他
側がＸ本のデータ線を介してデータ感知増幅器にも結合
されている入出力インターフェイス、上記データ線上の
書込み又は読取りデータに関連するＹ本（但しＹ＞Ｘ）
のアドレス線を含むアクセス部並びに該データ線及びア
ドレス線に結合されアドレス／データ共通ポートから又
はそこへ多重化形式でアドレス信号及びデータ信号を搬
送するＹビット幅のアドレス／データ共通バスを有する
メモリ・セル・アレイと、該共通バス及び上記データ線
の間に介在し上記共通ポート及び上記アレイ間に転送さ
れるデータ信号を一時的にバツフアリングするための双
方向性データ・バツフア手段とを含むメモリ・チップを
行列状に配列した少なくとも１つのメモリ・チップ群
と、各メモリ・チップ群毎に且つ各メモリ・チップに共通し
て設けられ、指定したメモリ・チップ群を選択すると同
時にメモリ書込み動作及びメモリ読取り動作を制御する
制御信号を上記各データ・バツフア手段に印加するため
の支援論理ネツトワークと、より成るメモリ・システムであって、上記データ・バツフア手段は、並列に動作する複数の双
方向性単ビット論理回路から構成され、上記制御信号に
応働して、上記共通バス上を搬送中の信号ストリームか
らＷ本（但しＹ≧Ｗ＞Ｘ）のバツフア線を介してデータ
信号を抽出し、ラッチし、上記データ線上へゲートする
ように動作することを特徴とするメモリ・システム。

E.実施例第１図を参照すると、本発明の一実施例のブロツク図が
示されている。しかしながら本発明は第１図もしくは他
の図面に示された特定の構成に限定されるものではな
い。

第１図には、大メモリ組織が示されている。このメモリ
は、複数の個々のメモリ・チツプ13の１以上の群12に配
列されている。各メモリ・アレイは別個の集積回路即ち
チツプ上に形成でき、ダイナミツク・ランダム・アクセ
ス・メモリのアレイでよいが、スタチツクRAM、読取り
専用メモリ（ROM）等のような他のタイプのセルも使用
できる。各群のチツプは１以上の支援論理ネツトワーク
16から共通のアドレス兼データ・バス17を介して、アド
レス及びデータ信号を受取る。データは又チツプからこ
のバスを通してネツトワーク16に転送される。さらに各
群のメモリ・チツプは共通の制御バス18を介してネツト
ワーク16から種々の制御信号を受取る。制御バス18は１
以上の制御信号をメモリ・チツプに送つてメモリの読取
り、メモリの書込み、行のアドレツシング及び列のアド
レツシング動作を開始させる。クロツクもしくは他の信
号と同様に、オプシヨナルな“群選択”もしくは“出力
イネーブル（使用可能）（OE^*）信号”もこのバス上に
転送できる。

各支援論理ネツトワーク16は組合せ論理回路より成る通
常のネツトワークでよく、１以上のメモリ・チツプ群12
と一緒にメモリ・カード上に存在することができるが、
各ネツトワーク16は、代表的な場合、メモリ・チツプ13
の任意のもののような同じ個々の集積回路チツプ上には
存在しない。ネツトワーク16はメモリの外部のプロセツ
セ（図示せず）からデータ・バス14を通してデータ信号
を、アドレス・バス15を通してアドレス信号を、制御バ
ス18Aを通して制御信号を受取る。

第１図のメモリ組織は、メモリ・チツプの種々の群との
間で、直列もしくは並列に情報を転送するのに使用でき
る。たとえば、1A及び2Aと記されたメモリ・チツプは、
両群の特定の行のすべてのチツプからのデータの読取り
もしくは、これへのデータの書込みのために同時にアド
レスできる。このような場合には、もし望まれる場合に
は、極端に広いデータ・ワード（即ち、ビツト数が極端
に多いワード）が処理できる。各群内の個々のメモリ・
チツプ13をアレイの形に配列し、群12のすべてを大きな
アレイに配列することによつて、アドレス兼データ・バ
ス17で高いデータ転送速度が達成される。この特定の配
列では、たとえば、群1A、2A中の１行のチツプを時間T₁
に読取り、もしくは書込むことができる。制御バス18上
のクロツク信号によつて順序付けられる次のメモリ・サ
イクル時間T₂に、群1A、2A等の次の行中のすべてのチツ
プが同じようにアドレスでき、同様に動作が進んで群1
B、2Bへ進み、その後さらに群1N、2N等へ進む。このよ
うに組織できる群の数には事実上限界はない。

本発明の特徴は、データの読取り書込みにアドレス兼デ
ータ・バス17を使用することにある。第１図から、支援
論理ネツトワーク16には１つのデータ入／出入（I/O）
ポートしか必要ないことが明らかであろう。しかしなが
ら、多数のチツプを含み、広いデータ・ワードを処理で
きる大きなメモリ組織を、このような単一のI/Oポート
を使用することによつて構成することができる。このよ
うな特徴は、データ及びアドレスの両方に別個のI/Oポ
ートや、他の関連I/O回路を必要としないので、メモリ
・コストを減少することができる。それでも、このよう
なメモリは依然大量のデータを記憶でき、幅の広いデー
タ・ワードを入力及び出力することができる。

第３図を参照すると、第１図の個々のメモリ・チツプ13
の内部構造がブロツク図で示されている。好ましい実施
例では、メモリ・チツプ13は、１以上のメモリ・アレイ
19、１以上のデータ感知増幅器20、アレイ19と直接通信
する１以上の行アドレス・デコーダ26及び１以上の列ア
ドレス・デコーダ28を有する。各メモリ・アレイ19は長
方形（行列）状に配列され、デコーダ26及び28によつて
アドレスされる通常のDRAMもしくは他のセルのアレイ
（配列体）である。感知増幅器20はアレイ19へ書込ま
れ、これから読取られるデータ信号を増幅する機能を有
する。アドレス・デコーダ26及び28は、アドレス兼デー
タ線17によつて、アドレス・ポート兼代替データ・ポー
ト23に結合されている。行及び列アドレス信号は線17及
びポート23を介して支援論理ネツトワーク30からデコー
ダ及びアレイに印加される。

メモリ・チツプ13は又、標準データ・ポート21に結合さ
れ、データ線40を介して感知増幅器20と通信するI/Oデ
ータ・インターフエイス回路22を有する。データ信号は
データ線40、I/Oデータ・インターフエイス回路22及び
標準データ・ポート21を介して双方向にメモリ・アレイ
19との間で転送される。代表的な場合は、アドレス兼デ
ータ線17よりもデータ線40の数は少ない。メモリ・チツ
プ13には、高速度応用に使用する場合に備えて、標準デ
ータ・ポート21が与えられ、この場合はこのデータ・ポ
ートに専用される外部I/O回路が与えられる。しかしな
がら、標準データ・ポートはかならずしも使用する必要
がない。これに代り、本発明の特徴では、データはメモ
リ・チツプのアドレス・ポート兼代替データ・ポート23
を介してメモリ・チツプ13に入出力できる。このように
して、アドレス・ポートは代替データ・ポートとしても
使用できる。

通常の組合せ論理設計のものである、支援論理ネツトワ
ーク30は外部のプロセツサ（図示せず）からデータ信
号、行及び列アドレス信号並びに制御信号を受取る。支
援論理ネツトワーク30はアドレス兼データ線17に結合さ
れた通常I/O回路を含んでいる。このようなI/O回路は、
線17及びポート23を介して転送されるべき行アドレス信
号、列アドレス信号及びデータ信号のための入／出力機
能を処理するように設計されている。このようにして、
行アドレス信号、列アドレス信号及びデータ信号は、メ
モリ・チツプ13へ転送するために、要するに“３重化”
される。このようにして、単一のポート及び支援論理ネ
ツトワーク30中の単一の外部I/O回路は３つのタイプの
情報、即ち行アドレス信号、列アドレス信号及びデータ
信号を処理できる。

この構造では、標準のデータ・ポート21は、データをメ
モリ・チツプ13へ入出力するのに使用する必要がない。
これによつて支援論理ネツトワーク30中、もしくはプロ
セツサ中に第２のI/O回路の必要がなくなり、従つてI/O
回路の数が半分に減少する。しかしながら、本発明のメ
モリ・チツプは、メモリ設計の柔軟性を増大するために
使用される標準データ・ポート21を有する。チツプ13
は、たとえば、高速度を達成するために、アドレス・ポ
ート及びデータ・ポート両方のための追加のI/O回路が
与えられている２重ポート・メモリとしても、コストが
優先される単一ポート・メモリとしても使用できる。

アドレス及びデータの両方を同じポート23を介して転送
する単一ポート応用では、書込み期間にポート23に与え
られるアドレス及びデータ信号のストリームからデータ
を除去するため、並びに読取り動作中に信号のストリー
ム中にデータを挿入するため、データ及びアドレス信号
が互に干渉するのを防止する手段を与えなくてはならな
い。この３重化情報の適切なタイミングは重要である。

本発明は上述の目的をデータ・バツフア24で達成する。
好ましい実施例では、データ・バツフア24は、アレイ1
9、感知増幅器20、デコーダ26及び28、並びにI/Oデータ
・インターフエイス回路22のように同じメモリ・チツプ
13上に存在する。データ・バツフア24はバツフア線17A
を介してアドレス兼データ線17に、データ線40を介して
感知増幅器20及びメモリ・アレイ19に接続されている。
バツフア線17Aの数は、アドレス線17の数よりも少ない
か等等しい。データ・バツフア24は又制御バス18中の制
御線によつて支援論理ネツトワーク30から制御信号を受
取る。制御線は又、ネツトワーク30から行アドレス・デ
コーダ26及び列アドレス・デコーダ28に接続されて、行
アドレス・ストローブ（RAS）及び列アドレス・ストロ
ーブ（CAS）信号を与える。

データ・バツフア24は、アドレス及びデータ線17からデ
ータ情報を抽出して、これをメモリ・アレイ19中に書込
むために感知増幅器へ送つたり、メモリ・アレイ19から
読取つたデータ信号を受取り、ポート23を介して線17に
戻すために必要なすべての機能を遂行する。データ・バ
ツフアのこれ等の動作は、支援論理ネツトワーク30から
制御バス18上に受取られる制御信号によつて制御され
る。好ましい実施例では、読取り制御線48及びクロツク
制御線56は共にバツフア24に入力として接続される。さ
らに、オプシヨナルな群選択もしくは出力イネーブル
（OE^*）制御線68も与えられている。読取り制御線48中
の２進信号は、メモリ・アレイ19からのデータの読取り
及び（この２進信号の補数によつて）アレイへのデータ
の書込みを制御する。クロツク制御線56上の２進信号は
バツフアからの双方向のデータ転送メモリの読取り及び
書込みサイクルを同期化し、ポート23を通過するすべて
の信号の適切なタイミング関係を保持する。群選択制御
線68上の１乃至それ以上の２進信号は、メモリ・チツプ
13が関連する特定の群を選択し、又メモリのインターリ
ービングにも使用される。これ等の読取り、クロツク及
び群選択制御信号は支援論理ネツトワーク30もしくは外
部のプロセツサ（図示せず）中の回路によつて発生され
る。

データ・バツフア24の内部構造は、第４図及び第５図に
詳細に説明されている。第４図では、データ・バツフア
24は複数のバツフア論理マクロ回路32（１、２…Ｎ）を
有する。各バツフア論理マクロ回路32は、端子34及び36
のようなデータ端子を通る情報の１ビツトを処理できる
双方向論理回路である。データ端子34に結合された、バ
ツフア線17Aはアドレス・ポート兼代替データ・ポート2
3を通して、データ信号を転送するように接続されてい
る。他方、各データ端子36は、データ線40を介して、メ
モリ・アレイの感知増幅器20との間で単一データ信号ビ
ツトを送受を行なう。読取り、クロツク及び群選択制御
線48、56及び68は夫々、図示のようにすべてのバツフア
論理マクロ回路に並列に結合されている。このようにし
て、データ・バツフア24は幅Ｎのデータ・ワードをメモ
リ・アレイ19とポート23との間で通過させる双方向装置
として働く。

第４図の各バツフア論理マクロ回路32を構成する特定の
論理回路を第５図に示す。本発明の好ましい実施例で
は、各マクロ回路32は複数のANDゲート（Ａ）、ORゲー
ト（OR）、反転器（Ｉ）、ラツチ及びドライバより成
り、第４図に示したのと同じ端子に対応するデータ端子
34及び36を介して往復するデータ・ワードの個々のビツ
トのためのラツチング、ゲーテイング及び駆動機能を遂
行する。第５図のマクロ回路32中には、夫々番号42、4
4、50、60、62及び64によつて示された６個のANDゲート
が存在する。各ANDゲートは、オプシヨナルな群選択制
御線68が使用される時の入力を含む３入力を有するAND
ゲート64を除いて、２入力及び１出力を有する。マクロ
回路32は又、２入力及び１出力を有する１個のORゲート
52、各々１入力及び１出力を有する２つの反転器46及び
58、１データ入力、１クロツク入力及び１出力を有する
ラツチ54並びに２入力及び１出力を有するドライバ66を
有する。読取り、クロツク及び群選択制御線48、56及び
68が接続された３つの制御端子でバツフア論理マクロ回
路が完成する。

好ましい実施例では、第５図のマクロ回路のゲート及び
他の素子は次のように相互接続されている。

データ端子34はANDゲー50の第１の入力及びドライバ66
の出力に接続されている。

データ端子36はANDゲー44の第１の入力及びANDゲー42の
出力に接続されている。

データ読取り制御線48はANDゲー44の第２の入力、ANDゲ
ート62の第１の入力及びANDゲート64の第１の入力に接
続され、反転器46を通つてANDゲート50の第２の入力及
びANDゲート42の第１の入力に接続され、反転器58を通
して、ANDゲート60の第１の入力に接続されている。

クロツク制御線56はANDゲート64の第２の入力、ラツチ5
4の入力に接続されている。ラツチ54の他の入力はORゲ
ート52の出力に接続されている。

群選択制御線68は、ANDゲート64の第３の入力に接続さ
れている。

ORゲート52の夫々の入力は、夫々ANDゲート50及び44の
出力に結合されている。

ANDゲート62及び60の第２の入力は夫々ラツチ54の出力
に接続されている。

ANDゲート42の第２の入力はANDゲート60の出力に接続さ
れている。

ドライバ66の入力は夫々ANDゲート62及び64の出力に接
続されている。

本発明の一実施例の動作について以下説明する。しかし
ながら、先ず代表的な従来技術のメモリ回路の動作を説
明する。先ず第７図を参照すると、第２図のメモリ・シ
ステムのようなシステムにおいて、メモリ・アレイとプ
ロセツサ間でやりとりされる種々の信号のタイミング関
係のタイミング図が示されている。第７図では、データ
の読取りもしくはデータの書込み動作を達成するため
に、５つの異なる信号が従来技術のメモリ・アレイに印
加されている。４つの異なる線もしくは線の群（バス）
を介して、プロセツサもしくは支援論理ネツトワークか
らアレイに送られるこれ等の信号は、行アドレス・スト
ローブ（RAS）信号、列アドレス・ストローブ（CAS）信
号、行アドレス選択信号、列アドレス選択信号、及びデ
ータ信号である。アドレス選択信号によつて、セルの特
定の行もしくは列が選択され、アドレス・ストローブ信
号は、アドレス・デコーダに、セル選択（アドレツシン
グ）のための選択信号をアレイに実際に転送させる。

データの読取り動作では、これ等の種々の信号の時間シ
ーケンスは代表的な場合には次のように行われる。先
ず、特定の行アドレス選択情報が行アドレス・デコーダ
に入力され、デコーダは読取りが望まれているメモリ・
セルが存在する特定の行を選択するためにこの情報をデ
コードする。これと同時、もしくは略同時に、RAS信号
が活性化され、即ち状態を変化して、行アドレス・デコ
ーダに特定の行を活性化させる。その後、別個の列アド
レス選択信号がアドレス線を介して列アドレス・デコー
ダに送られ、メモリ・セルの特定の列が決定される。こ
れと同時もしくは略同時に、CAS信号が活性化され、即
ち状態を変えて、その特定列のセルのすべてが活性化さ
れる。次に、読取られるべき特定のメモリ・セルが活性
化され、記憶されたビツト情報がデータ線を介して感知
増幅器にそしてその後アレイの外に出力される。書込み
動作時にも同様のシーケンスのアドレツシング動作が行
われるが、データの方向は勿論逆である。

上述のように、本発明の特徴はデータ・バツフア24を使
用することによる、１つのバス上に行アドレス、列アド
レス信号と共に３重化されたデータ信号の処理能力にあ
る。このバスは１つのポートによつてメモリ・チツプに
結合されている。このような装置の動作は第８図に示さ
れている。第８図は第３図の装置の動作を示している。
第８図において、RAS及びCAS信号は相継いで、本発明の
行アドレス・デコーダ26及び列アドレス・デコーダ28に
印加される。これ等の信号は支援論理ネツトワーク30
（第３図）によつて発生される。第８図に示されている
ように、データ信号を供給する別個のデータ線は存在し
ない。これに代つて、行アドレス信号、列アドレス信号
及びデータ信号のためのタインミング関係が３重化アド
レス／データ波形に示されている。この特定のタイミン
グ関係及びデータ・バツフア24の動作のために、データ
信号は行アドレス及び列アドレス信号と干渉することな
く、アレイ19との間で転送される。

第８図の３重化された行、列及びデータ信号は、アドレ
ス兼データ線17（第３図）の特定の１つを介して転送さ
れ、バツフア線17A（第４図及び第５図）の特定の１つ
を介してバツフア24のデータ端子34に入力される信号を
表わしている。これ等の信号は通常クロツクされてい
る。しかしながら、データ・バツフア24の他のデータ端
子36の信号（第４図及び第５図）は、データ信号だけで
ある。アドレス信号はデータ・バツフア24に送られる
が、これ等のアドレス信号は、本発明に従つて使用され
る特定のタイミング関係のために、アレイに入出力され
るデータには何の影響も与えない。同じように、データ
信号はデコーダ26及び28へ送られるが、本発明の特定の
タイミング関係のために、アレイのアドレツシングには
影響がない。たとえば、RAS及びCAS信号によつて、メモ
リ・サイクルの指定されたアドレス部分の期間だけアド
レツシングが可能になる。このようにして、データ・バ
ツフア24はメモリ書込みサイクルのアドレスについてブ
ロツク機能を遂行し、メモリ読取りサイクルのデータに
ついてブロツキング、ゲーテイング及び駆動を遂行す
る。行アドレス信号、列アドレス信号及びデータ信号の
すべてが同一バス及び同一のアドレス・ポート兼代替デ
ータ・ポート23を共通に使用するため、メモリ・サイク
ルのある時点では、データ信号がデータ・バツフアを経
由して共通ポート23からメモリ・アレイへ転送され又は
アレイから共通ポート23へ読出されるのを阻止される。

上述の動作は、単一メモリ・チツプに対して入出力され
る時のメモリの動作及びアドレス信号に関する。しかし
ながら、本発明は群に組織化された多数のチツプを使用
した、大きなメモリ組織に使用できる。上述のように、
このような複数の群12は第１図に示されている。特定の
群内、たとえば第１図のメモリ・チツプ群1A内のメモリ
・チツプ13の配列は、第６図に詳細に示されている。第
６図に示した、特定の実施例には、９列及び８行のアレ
イに組織化された72個の個々のメモリ・チツプ13が示さ
れている。アドレス兼データ・バス17はすベてのチツプ
と接続されていて、アドレス及びデータ情報を与えてい
る（図では便宜上９本のアドレス及びデータ線が示され
ているが、実際にはこれ等のすべては支援論理ネツトワ
ーク16の１つのI/Oポートに接続された１本のバスの部
分である）。別個の制御バス18も又すべてのチツプに接
続されていて（読取りデータ、クロツク、群選択、行ア
ドレス・ストローブ及び列アドレス・ストローブのよう
な制御情報を与える。情報は、複数の支援論理ネツトワ
ーク16からのバスを通して供給される（第３図参照）。
支援論理ネツトワーク16はさらに、データ・バス14、ア
ドレス15及び制御バス18Aによつてプロセツサ（図示さ
れず）に接続されている。電力線（図示されず）だけで
なく追加の制御線が存在する。

第６図のメモリ・チツプ群12の動作は、第９図及び第10
図のタイミング図に示されている。第９図は“フエツ
チ”即ち“読取り”動作を示し、第10図は“記憶”即ち
“書込み”動作を示す。第９図及び第10図とともに第３
図及び第６図を参照されたい。第９図の“フエツチ”動
作では、行アドレス選択信号及び列アドレス選択信号が
順次、適切なRASもしくはCAS信号とともに、特定の行中
のすべてのチツプに同時に送られる。このアドレツシン
グ・フエイズ中、読取り信号が活性化され、クロツク信
号は与える必要はない。一度特定の行及び列が選択され
ると、クロツク制御線56（第３図）が順次活性化されて
制御バス18（第６図）を介して、同じ行アドレスを有す
るすべてのチツプに送られる。各クロツク・パルスは第
９図の“行１データ”、“行２データ”等の信号によつ
て示されたように、一時に１行ずつ、１行のチツプ全体
からデータ・ワードを読出す。“書込み”動作は、デー
タが先ずデータ・バツフアにラツチされてからセルがア
ドレスされる点を除いて“読取り”動作と似ている。こ
のようにして、一連のデータ・ワードの行の全部が、チ
ツプをアドレスするのに使用したのと同じアドレス及び
データ線17を介してアレイに順次入出力される。別個の
データ線が必要とされないので、第６図の支援論理ネツ
トワーク16中の追加のI/O回路の必要がなくなる。第６
図に示したタイプの多くの群が組合されて、第２図に示
された全ネツトワーク即ちメモリ組織にされる。しかし
ながら、代替データ・ポートが使用されない場合には、
各チツプの専用アドレス・ポートが使用される。

このようにして、かなり便利で、コスト効率の高いメモ
リ設計が達成され、これによつて同じメモリ・チツプ
が、高速用の２重ポート応用でも、低コストの単一ポー
ト応用でも使用される。

F.発明の効果本発明に従えば、代替データ・ポートとしても使用可能
なアドレス・ポートを有するメモリが与えられる。

【図面の簡単な説明】

第１図は、本発明のメモリ組織のブロツク図である。第２図は、従来技術のメモリ・システムのブロツク図で
ある。第３図は、本発明の個々のメモリ・チツプのブロツク図
である。第４図は、第３図のデータ・バツフアのブロツク図であ
る。第５図は、第４図のバツフア論理マクロ回路の一実施例
の論理図である。第６図は、第１図のメモリ・チツプ群のブロツク図であ
る。第７図は、代表的な従来技術のメモリ回路の動作を示し
たタイミング図である。第８図は、本発明の個々のメモリ・チツプの動作を示し
たタイミング図である。第９図は、第６図のメモリ・チツプ群の“フエツチ”モ
ード動作のタイミング図である。第10図は、第６図のメモリ・チツプ群の“記憶”モード
動作のタイミング図である。 10……メモリ・システム、11……プロセツサ、12……メ
モリ・チツプ群、13……メモリ・チツプ、14……データ
・バス、15……アドレス・バス、16……支援論理ネツト
ワーク、17……アドレス兼データ・バス、18、18A……
制御バス、19……メモリ・アレイ、20……感知増幅器、
21……標準データ・ポート、22……I/Oデータ・インタ
ーフエイス回路、23……アドレス・ポート兼代替データ
・ポート、24……データ・バツフア、26……行アドレス
・デコーダ、28……行アドレス・デコーダ、30……支援
論理ネツトワーク

Claims

【特許請求の範囲】

【請求項１】一側がデータ専用ポートを介して外部回路
に結合され他側がＸ本のデータ線を介してデータ感知増
幅器にも結合されている入出力インターフェイス、上記
データ線上の書込み又は読取りデータに関連するＹ本
（但しＹ＞Ｘ）、のアドレス線を含むアクセス部並びに
該データ線及びアドレス線に結合されアドレス／データ
共通ポートから又はそこへ多重化形式でアドレス信号及
びデータ信号を搬送するＹビット幅のアドレス／データ
共通バスを有するメモリ・セル・アレイと、該共通バス
及び上記データ線の間に介在し上記共通ポート及び上記
アレイ間に転送されるデータ信号を一時的にバツフアリ
ングするための双方向性データ・バツフア手段とを含む
メモリ・チップを行列状に配列した少なくとも一つのメ
モリ・チップ群と、各メモリ・チップ群毎に且つ各メモリ・チップに共通し
て設けられ、指定したメモリ・チップ群を選択すると同
時にメモリ書込み動作及び読取り動作を制御する制御信
号を上記各データ・バツフア手段に印加するための支援
論理ネツトワークと、より成るメモリ・システムであって、上記データ・バツフア手段は、並列に動作する複数の双
方向性単ビット論理回路から構成され、上記制御信号に
応働して、上記共通バス上を搬送中の信号ストリームか
らＷ本（但しＹ≧Ｗ＞Ｘ）のバツフア線を介してデータ
信号を抽出し、ラッチし、上記データ線へゲートするよ
うに動作することを特徴とするメモリ・システム。