JPH07200398A - 不揮発性メモリチップイネーブル符号化方法、コンピュータシステム、およびメモリコントローラ - Google Patents
不揮発性メモリチップイネーブル符号化方法、コンピュータシステム、およびメモリコントローラInfo
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- JPH07200398A JPH07200398A JP30618994A JP30618994A JPH07200398A JP H07200398 A JPH07200398 A JP H07200398A JP 30618994 A JP30618994 A JP 30618994A JP 30618994 A JP30618994 A JP 30618994A JP H07200398 A JPH07200398 A JP H07200398A
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Abstract
(57)【要約】
【目的】 共通のメモリアレイ内にブートコードおよび
ユーザアプリケーションソフトウェアの双方を記憶する
ことができる不揮発性メモリチップイネーブル符号化方
法を提供する。 【構成】 この方法は、各々が別個のバンクイネーブル
入力線を有する複数のメモリバンク（１０６−１０９）
を与え、そのメモリバンクの１つ内にブートコードを記
憶し、そのチップイネーブル出力線の１つのみでチップ
イネーブル信号をアサートし、メモリコントローラ（１
０４）に結合されたメモリバンクの数に依存して、一度
に１つのチップイネーブル出力線のみでチップイネーブ
ル信号がアサートされるように、お互いに排他的な関係
で複数のチップイネーブル出力線を駆動するか、または
１つより多いチップイネーブル信号が一度にアサートさ
れるように複数のチップイネーブル出力線を駆動する。
ユーザアプリケーションソフトウェアの双方を記憶する
ことができる不揮発性メモリチップイネーブル符号化方
法を提供する。 【構成】 この方法は、各々が別個のバンクイネーブル
入力線を有する複数のメモリバンク（１０６−１０９）
を与え、そのメモリバンクの１つ内にブートコードを記
憶し、そのチップイネーブル出力線の１つのみでチップ
イネーブル信号をアサートし、メモリコントローラ（１
０４）に結合されたメモリバンクの数に依存して、一度
に１つのチップイネーブル出力線のみでチップイネーブ
ル信号がアサートされるように、お互いに排他的な関係
で複数のチップイネーブル出力線を駆動するか、または
１つより多いチップイネーブル信号が一度にアサートさ
れるように複数のチップイネーブル出力線を駆動する。
Description
【０００１】
【発明の分野】この発明はコンピュータシステムに関
し、より特定的に、不揮発性メモリの個々のバンクを選
択するためにメモリコントローラによって使用されるチ
ップイネーブル符号化方法に関する。
し、より特定的に、不揮発性メモリの個々のバンクを選
択するためにメモリコントローラによって使用されるチ
ップイネーブル符号化方法に関する。
【０００２】
【関連技術の説明】大半のコンピュータシステムはＲＯ
Ｍまたはフラッシュメモリにソフトウェアコードを含
み、それによりシステムはパワーアップ時にディスクか
らオペレーティングシステムソフトウェアを読出すこと
ができる。このソフトウェアコードはしばしばブートス
トラップコードまたはブートコードと呼ばれ、ディスク
からオペレーティングシステムにロードするプロセスは
「システムをブートする」と呼ばれる。ブートコードは
典型的にはオペレーティングシステムを読出すのに十分
なソフトウェアしか含まず、一般にディスクの特定のト
ラック上に記憶される。オペレーティングシステムソフ
トウェア自体はより一般的な読出および書込アクセスを
実行する能力を与える。典型的なコンピュータシステム
はＢＩＯＳ（基本入力／出力システム）ＲＯＭと呼ばれ
る専用ＲＯＭ集積回路チップを含み、これはブートコー
ドおよび付加的なサブルーチンの集合（ＢＩＯＳコード
と呼ばれる）を含み、システムに標準的なソフトウェア
インタフェースを与える。
Ｍまたはフラッシュメモリにソフトウェアコードを含
み、それによりシステムはパワーアップ時にディスクか
らオペレーティングシステムソフトウェアを読出すこと
ができる。このソフトウェアコードはしばしばブートス
トラップコードまたはブートコードと呼ばれ、ディスク
からオペレーティングシステムにロードするプロセスは
「システムをブートする」と呼ばれる。ブートコードは
典型的にはオペレーティングシステムを読出すのに十分
なソフトウェアしか含まず、一般にディスクの特定のト
ラック上に記憶される。オペレーティングシステムソフ
トウェア自体はより一般的な読出および書込アクセスを
実行する能力を与える。典型的なコンピュータシステム
はＢＩＯＳ（基本入力／出力システム）ＲＯＭと呼ばれ
る専用ＲＯＭ集積回路チップを含み、これはブートコー
ドおよび付加的なサブルーチンの集合（ＢＩＯＳコード
と呼ばれる）を含み、システムに標準的なソフトウェア
インタフェースを与える。
【０００３】読出専用メモリの価格が低く、電力消費が
少ないために、ＲＯＭ集積回路もワードプロセッシング
プログラムなどのユーザソフトウェア、およびオペレー
ティングシステムソフトウェアにとって人気のある記憶
媒体になっている。これはポータブルコンピュータシス
テム内のアプリケーションに特に当てはまる。そのよう
なユーザソフトウェアを記憶するために使用される読出
専用メモリは典型的には容量が非常に大きく（ＢＩＯＳ
ＲＯＭの容量と比較して）、メモリコントローラを介
して選択的にアクセスされる１つ以上のＲＯＭバンクと
してしばしば配列される。このユーザＲＯＭのメモリ容
量は特定のユーザの要求に合うように典型的には可変で
あり、ＢＩＯＳコード内で特定される。
少ないために、ＲＯＭ集積回路もワードプロセッシング
プログラムなどのユーザソフトウェア、およびオペレー
ティングシステムソフトウェアにとって人気のある記憶
媒体になっている。これはポータブルコンピュータシス
テム内のアプリケーションに特に当てはまる。そのよう
なユーザソフトウェアを記憶するために使用される読出
専用メモリは典型的には容量が非常に大きく（ＢＩＯＳ
ＲＯＭの容量と比較して）、メモリコントローラを介
して選択的にアクセスされる１つ以上のＲＯＭバンクと
してしばしば配列される。このユーザＲＯＭのメモリ容
量は特定のユーザの要求に合うように典型的には可変で
あり、ＢＩＯＳコード内で特定される。
【０００４】ＢＩＯＳ ＲＯＭサブシステムはパワーア
ップ時で、かつシステム構成より前（つまり、システム
がブートされる以前）にアクセスされなければならない
ので、かつユーザＲＯＭサブシステムはシステム構成の
前には不確定なサイズ（少なくとも、メモリコントロー
ラに関する限り）を有し、システム構成ルーチンが実効
を完了した後にのみアクセス可能であるので、２つのメ
モリサブシステムは典型的には全く別個に処理されてき
た。結果として、別個の集積回路チップが２つメモリサ
ブシステムのために使用され、それによってコンピュー
タシステムの全体のコスト、重量およびサイズを増大さ
せてきた。
ップ時で、かつシステム構成より前（つまり、システム
がブートされる以前）にアクセスされなければならない
ので、かつユーザＲＯＭサブシステムはシステム構成の
前には不確定なサイズ（少なくとも、メモリコントロー
ラに関する限り）を有し、システム構成ルーチンが実効
を完了した後にのみアクセス可能であるので、２つのメ
モリサブシステムは典型的には全く別個に処理されてき
た。結果として、別個の集積回路チップが２つメモリサ
ブシステムのために使用され、それによってコンピュー
タシステムの全体のコスト、重量およびサイズを増大さ
せてきた。
【０００５】
【発明の概要】上に概略を示した問題はこの発明に従う
不揮発性メモリチップイネーブル符号化方法およびコン
ピュータシステムによって大部分解決される。このチッ
プイネーブル符号化方法により共通の不揮発性メモリア
レイ内にブートコードおよびユーザアプリケーションソ
フトウェアを記憶することができる。このチップイネー
ブル符号化方法によりさらに可変数のメモリバンクが不
揮発性メモリアレイ内に設けられ、システムはメモリア
レイ構成がファームウェアによって選択される前にパワ
ーアップし、かつブートコードを実行することができ
る。
不揮発性メモリチップイネーブル符号化方法およびコン
ピュータシステムによって大部分解決される。このチッ
プイネーブル符号化方法により共通の不揮発性メモリア
レイ内にブートコードおよびユーザアプリケーションソ
フトウェアを記憶することができる。このチップイネー
ブル符号化方法によりさらに可変数のメモリバンクが不
揮発性メモリアレイ内に設けられ、システムはメモリア
レイ構成がファームウェアによって選択される前にパワ
ーアップし、かつブートコードを実行することができ
る。
【０００６】一実施例において、メモリコントローラは
複数のＲＯＭバンクを選択的にイネーブルするための４
つのチップイネーブル出力線を含む。ＲＯＭバンクの１
つはシステムブート中にシステムマイクロプロセッサに
よって実行されるブートコードを含む。ユーザが４つの
ＲＯＭバンクからなるＲＯＭアレイを要求すれば、別の
チップイネーブル出力線が各ＲＯＭバンクに接続され
る。ユーザが代わりにたとえば８つのＲＯＭバンクから
なるＲＯＭアレイを要求すれば、４つのチップイネーブ
ル出力線に外部デコーダが接続される。この構成におい
て、デコーダの各出力線はＲＯＭバンクのそれぞれのバ
ンクイネーブル入力線に結合される。いずれの構成にお
いても、チップイネーブル線はシステムブート中相互に
排他的な関係で駆動され、（ＲＯＭバンクの１つに記憶
された）ブートコードをアクセスする。ブートコードは
システム内に接続されたＲＯＭバンクの数を示す構成情
報を含む。この構成情報はメモリコントローラの構成レ
ジスタに記憶される。その後、メモリコントローラのチ
ップイネーブル出力線におけるチップイネーブル信号の
符号化はその構成情報に依存する。４つのＲＯＭバンク
のみがコンピュータシステムに接続される構成に対し
て、チップイネーブル出力線はエンコーダによって相互
に排他的な関係で駆動され、チップイネーブル信号が一
度にチップイネーブル出力線のうちの１つのみでアサー
トされるようにする。８つのＲＯＭバンクがコンピュー
タシステムに接続される構成に対して、チップイネーブ
ル出力線はチップイネーブル信号が一度に１つより多い
チップイネーブル出力線でアサートされ得るように駆動
される。
複数のＲＯＭバンクを選択的にイネーブルするための４
つのチップイネーブル出力線を含む。ＲＯＭバンクの１
つはシステムブート中にシステムマイクロプロセッサに
よって実行されるブートコードを含む。ユーザが４つの
ＲＯＭバンクからなるＲＯＭアレイを要求すれば、別の
チップイネーブル出力線が各ＲＯＭバンクに接続され
る。ユーザが代わりにたとえば８つのＲＯＭバンクから
なるＲＯＭアレイを要求すれば、４つのチップイネーブ
ル出力線に外部デコーダが接続される。この構成におい
て、デコーダの各出力線はＲＯＭバンクのそれぞれのバ
ンクイネーブル入力線に結合される。いずれの構成にお
いても、チップイネーブル線はシステムブート中相互に
排他的な関係で駆動され、（ＲＯＭバンクの１つに記憶
された）ブートコードをアクセスする。ブートコードは
システム内に接続されたＲＯＭバンクの数を示す構成情
報を含む。この構成情報はメモリコントローラの構成レ
ジスタに記憶される。その後、メモリコントローラのチ
ップイネーブル出力線におけるチップイネーブル信号の
符号化はその構成情報に依存する。４つのＲＯＭバンク
のみがコンピュータシステムに接続される構成に対し
て、チップイネーブル出力線はエンコーダによって相互
に排他的な関係で駆動され、チップイネーブル信号が一
度にチップイネーブル出力線のうちの１つのみでアサー
トされるようにする。８つのＲＯＭバンクがコンピュー
タシステムに接続される構成に対して、チップイネーブ
ル出力線はチップイネーブル信号が一度に１つより多い
チップイネーブル出力線でアサートされ得るように駆動
される。
【０００７】大まかにいうと、この発明は不揮発性メモ
リアレイ内で選択されたメモリバンクをイネーブルする
ためのメモリチップイネーブル符号化方法を意図するも
のである。不揮発性メモリアレイは複数のチップイネー
ブル出力線を含むメモリコントローラに動作的に結合さ
れる。このチップイネーブル符号化方法は、各々が別個
のバンクイネーブル入力線を有する複数のメモリバンク
を与えるステップと、メモリバンクの１つにブートコー
ドを記憶するステップと、チップイネーブル出力線の１
つのみでチップイネーブル信号をアサートし、それによ
ってブートコードを検索するステップとを含む。この方
法はさらに、メモリコントローラに結合されたメモリバ
ンクの数に依存して、チップイネーブル信号が一度に１
つのチップイネーブル出力線でのみアサートされ、それ
によって不揮発性メモリアレイ内の選択されたメモリバ
ンクをイネーブルするように複数のチップイネーブル出
力線を相互に排他的な関係で駆動するか、または１つよ
り多いチップイネーブル信号が一度にアサートされ、そ
れによってイネーブルされる不揮発性メモリアレイ内の
メモリバンクに関する符号化された情報を与えるように
複数のチップイネーブル出力線を駆動するステップのい
ずれかを含む。
リアレイ内で選択されたメモリバンクをイネーブルする
ためのメモリチップイネーブル符号化方法を意図するも
のである。不揮発性メモリアレイは複数のチップイネー
ブル出力線を含むメモリコントローラに動作的に結合さ
れる。このチップイネーブル符号化方法は、各々が別個
のバンクイネーブル入力線を有する複数のメモリバンク
を与えるステップと、メモリバンクの１つにブートコー
ドを記憶するステップと、チップイネーブル出力線の１
つのみでチップイネーブル信号をアサートし、それによ
ってブートコードを検索するステップとを含む。この方
法はさらに、メモリコントローラに結合されたメモリバ
ンクの数に依存して、チップイネーブル信号が一度に１
つのチップイネーブル出力線でのみアサートされ、それ
によって不揮発性メモリアレイ内の選択されたメモリバ
ンクをイネーブルするように複数のチップイネーブル出
力線を相互に排他的な関係で駆動するか、または１つよ
り多いチップイネーブル信号が一度にアサートされ、そ
れによってイネーブルされる不揮発性メモリアレイ内の
メモリバンクに関する符号化された情報を与えるように
複数のチップイネーブル出力線を駆動するステップのい
ずれかを含む。
【０００８】この発明はさらに複数のチップイネーブル
出力線を含むメモリコントローラ、および複数のメモリ
バンクを含む不揮発性メモリアレイを含むコンピュータ
システムを意図するものである。メモリバンクの１つは
システムブート中にマイクロプロセッサに転送されるこ
とが可能なブートコードを含み、メモリバンクの各々は
バンクイネーブル入力線を含む。このコンピュータシス
テムはさらにメモリコントローラの複数のチップイネー
ブル出力線に結合された複数の入力線を有し、かつ各々
がメモリバンクの別個のバンクイネーブル入力線に結合
された複数の出力線を有するデコーダをさらに含む。メ
モリコントローラはシステムブート中複数のチップイネ
ーブル出力線のうちの予め定められた１つでチップイネ
ーブル信号をアサートすることが可能なチップイネーブ
ルエンコーダを含み、メモリバンクのうちの１つをイネ
ーブルする。システムブート後、チップイネーブルアド
レスエンコーダは一度に１つより多いチップイネーブル
出力線でチップイネーブル信号を同時にアサートするこ
とができ、不揮発性メモリアレイ内の別のメモリバンク
をイネーブルする。
出力線を含むメモリコントローラ、および複数のメモリ
バンクを含む不揮発性メモリアレイを含むコンピュータ
システムを意図するものである。メモリバンクの１つは
システムブート中にマイクロプロセッサに転送されるこ
とが可能なブートコードを含み、メモリバンクの各々は
バンクイネーブル入力線を含む。このコンピュータシス
テムはさらにメモリコントローラの複数のチップイネー
ブル出力線に結合された複数の入力線を有し、かつ各々
がメモリバンクの別個のバンクイネーブル入力線に結合
された複数の出力線を有するデコーダをさらに含む。メ
モリコントローラはシステムブート中複数のチップイネ
ーブル出力線のうちの予め定められた１つでチップイネ
ーブル信号をアサートすることが可能なチップイネーブ
ルエンコーダを含み、メモリバンクのうちの１つをイネ
ーブルする。システムブート後、チップイネーブルアド
レスエンコーダは一度に１つより多いチップイネーブル
出力線でチップイネーブル信号を同時にアサートするこ
とができ、不揮発性メモリアレイ内の別のメモリバンク
をイネーブルする。
【０００９】この発明は最後にマイクロプロセッサと不
揮発性メモリアレイとの間のデータおよびアドレス信号
の転送を調整するためのインタフェースおよび制御回路
と、インタフェースおよび制御回路に結合され、不揮発
性メモリアレイ内に与えられたメモリバンクの数を表わ
す値を記憶するための構成レジスタと、構成レジスタに
結合されたチップイネーブルアドレスエンコーダとを含
むメモリコントローラを意図するものであり、チップイ
ネーブルアドレスエンコーダは複数のチップイネーブル
出力線を含む。チップイネーブルアドレスエンコーダ
は、構成レジスタが第１の数のメモリバンクが不揮発性
メモリアレイ内に与えられることを示せば、１つのチッ
プイネーブル信号のみがチップイネーブル出力線で所与
の時間にアサートされるようにチップイネーブル出力線
が駆動されるようにプログラム可能である。構成レジス
タが第２の数のメモリバンクが不揮発性メモリアレイ内
に与えられることを示せば、チップイネーブル出力線は
１つより多いチップイネーブル信号が所与の時間にチッ
プイネーブル出力線でアサートされるように駆動され
る。
揮発性メモリアレイとの間のデータおよびアドレス信号
の転送を調整するためのインタフェースおよび制御回路
と、インタフェースおよび制御回路に結合され、不揮発
性メモリアレイ内に与えられたメモリバンクの数を表わ
す値を記憶するための構成レジスタと、構成レジスタに
結合されたチップイネーブルアドレスエンコーダとを含
むメモリコントローラを意図するものであり、チップイ
ネーブルアドレスエンコーダは複数のチップイネーブル
出力線を含む。チップイネーブルアドレスエンコーダ
は、構成レジスタが第１の数のメモリバンクが不揮発性
メモリアレイ内に与えられることを示せば、１つのチッ
プイネーブル信号のみがチップイネーブル出力線で所与
の時間にアサートされるようにチップイネーブル出力線
が駆動されるようにプログラム可能である。構成レジス
タが第２の数のメモリバンクが不揮発性メモリアレイ内
に与えられることを示せば、チップイネーブル出力線は
１つより多いチップイネーブル信号が所与の時間にチッ
プイネーブル出力線でアサートされるように駆動され
る。
【００１０】この発明の他の目的および利点は以下の詳
細な説明を読み、添付の図面を参照することによって明
らかになるであろう。
細な説明を読み、添付の図面を参照することによって明
らかになるであろう。
【００１１】この発明はさまざまな修正および代替の形
式の余地があるが、その具体的な実施例は図面で例とし
て示され、ここに詳細に説明される。しかしながら、図
面およびそれに対する詳細な説明はこの発明を開示され
た特定の形式に限定しようとするものではなく、それど
ころかこの発明は前掲の特許請求の範囲によって規定さ
れるこの発明の精神および範囲内にあるすべての修正、
均等物および代替物を含むことが意図される。
式の余地があるが、その具体的な実施例は図面で例とし
て示され、ここに詳細に説明される。しかしながら、図
面およびそれに対する詳細な説明はこの発明を開示され
た特定の形式に限定しようとするものではなく、それど
ころかこの発明は前掲の特許請求の範囲によって規定さ
れるこの発明の精神および範囲内にあるすべての修正、
均等物および代替物を含むことが意図される。
【００１２】
【好ましい実施例の説明】ここで図面を参照して、図１
はこの発明に従う不揮発性メモリチップイネーブル符号
化方法を使用するコンピュータシステム１００のブロッ
ク図である。コンピュータシステム１００はメモリコン
トローラ１０４に結合されたマイクロプロセッサ（ＣＰ
Ｕ）１０２を含む。メモリコントローラ１０４に結合さ
れた４つのＲＯＭバンク１０６−１０９からなるＲＯＭ
アレイ１０５がさらに示される。
はこの発明に従う不揮発性メモリチップイネーブル符号
化方法を使用するコンピュータシステム１００のブロッ
ク図である。コンピュータシステム１００はメモリコン
トローラ１０４に結合されたマイクロプロセッサ（ＣＰ
Ｕ）１０２を含む。メモリコントローラ１０４に結合さ
れた４つのＲＯＭバンク１０６−１０９からなるＲＯＭ
アレイ１０５がさらに示される。
【００１３】マイクロプロセッサ１０２は、３２ビット
データビットＬＤ［３１：０］、および３２ビットアド
レスバスＬＤ［３１：０］を含むローカルバス、ならび
に制御バス１１０を経て、データ、アドレスおよび制御
信号をメモリコントローラ１０４に与える。マイクロプ
ロセッサ１０２は、たとえば、モデル８０４８６マイク
ロプロセッサの代表的な例である。しかしながら、他の
特定的なマイクロプロセッサがコンピュータシステム１
００内で代わりに使用され得ることが理解される。
データビットＬＤ［３１：０］、および３２ビットアド
レスバスＬＤ［３１：０］を含むローカルバス、ならび
に制御バス１１０を経て、データ、アドレスおよび制御
信号をメモリコントローラ１０４に与える。マイクロプ
ロセッサ１０２は、たとえば、モデル８０４８６マイク
ロプロセッサの代表的な例である。しかしながら、他の
特定的なマイクロプロセッサがコンピュータシステム１
００内で代わりに使用され得ることが理解される。
【００１４】メモリコントローラ１０４はマイクロプロ
セッサ１０２とＲＯＭアレイ１０５との間のデータ、ア
ドレスおよび制御信号の転送を調整するインタフェース
および制御回路１１２を含む。メモリアドレスバスＭＡ
［１８：０］およびメモリデータバスＭＤ［３１：０］
はＲＯＭバンク１０６−１０９に結合され、アドレシン
グおよびデータ信号をＲＯＭアレイ１０５へ、およびそ
れから与える。読出および書込制御線などの様々な他の
制御線がインタフェースおよび制御回路１１２とＲＯＭ
アレイ１０５との間にさらに結合され得るが、図を明瞭
にするために図１には示されていない。なお、インタフ
ェースおよび制御回路１１２は様々な特定の回路構成を
使用して実現され、代表的な回路構成は既知の先行技術
の多くの文献で見られる。さらに、好ましい実施例にお
いて、マイクロプロセッサ１０２およびメモリコントロ
ーラ１０４は単一の集積プロセッサチップ上で製作され
る。
セッサ１０２とＲＯＭアレイ１０５との間のデータ、ア
ドレスおよび制御信号の転送を調整するインタフェース
および制御回路１１２を含む。メモリアドレスバスＭＡ
［１８：０］およびメモリデータバスＭＤ［３１：０］
はＲＯＭバンク１０６−１０９に結合され、アドレシン
グおよびデータ信号をＲＯＭアレイ１０５へ、およびそ
れから与える。読出および書込制御線などの様々な他の
制御線がインタフェースおよび制御回路１１２とＲＯＭ
アレイ１０５との間にさらに結合され得るが、図を明瞭
にするために図１には示されていない。なお、インタフ
ェースおよび制御回路１１２は様々な特定の回路構成を
使用して実現され、代表的な回路構成は既知の先行技術
の多くの文献で見られる。さらに、好ましい実施例にお
いて、マイクロプロセッサ１０２およびメモリコントロ
ーラ１０４は単一の集積プロセッサチップ上で製作され
る。
【００１５】メモリコントローラ１０４はまたチップイ
ネーブルアドレスエンコーダ１１４および構成レジスタ
１１６を含む。以下からよく理解されるように、チップ
イネーブルアドレスエンコーダはコンピュータシステム
１００のそれぞれのＲＯＭバンクをイネーブルするため
の、ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３と符号が付さ
れた１組のチップイネーブル出力線を含む。以下により
詳細に説明されるように、メモリコントローラ１０４に
結合されたＲＯＭバンクの数を示すデータのビット（ま
たは複数のビット）を記憶するための構成レジスタ１１
６が設けられる。
ネーブルアドレスエンコーダ１１４および構成レジスタ
１１６を含む。以下からよく理解されるように、チップ
イネーブルアドレスエンコーダはコンピュータシステム
１００のそれぞれのＲＯＭバンクをイネーブルするため
の、ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３と符号が付さ
れた１組のチップイネーブル出力線を含む。以下により
詳細に説明されるように、メモリコントローラ１０４に
結合されたＲＯＭバンクの数を示すデータのビット（ま
たは複数のビット）を記憶するための構成レジスタ１１
６が設けられる。
【００１６】ＲＯＭバンク１０６−１０９の各々はそれ
ぞれ別個のＲＯＭバンクイネーブル入力線１２０−１２
３を含む。この実施例では、各ＲＯＭバンク１０６−１
０９は５００キロバイトの３２ビットデータを記憶する
ことが可能である。応じて、各ＲＯＭバンク１０６−１
０９は１組のアドレス入力線ＭＡ［１８：０］および１
組のデータ出力線ＭＤ［３１：０］を含む。
ぞれ別個のＲＯＭバンクイネーブル入力線１２０−１２
３を含む。この実施例では、各ＲＯＭバンク１０６−１
０９は５００キロバイトの３２ビットデータを記憶する
ことが可能である。応じて、各ＲＯＭバンク１０６−１
０９は１組のアドレス入力線ＭＡ［１８：０］および１
組のデータ出力線ＭＤ［３１：０］を含む。
【００１７】図２はＲＯＭバンク１０６および１０７の
内部構成を示すブロック図である。図２に示されるよう
に、ＲＯＭバンク１０６は４つのＲＯＭチップ２００−
２０３を含み、ＲＯＭバンク１０７はＲＯＭチップ２０
４−２０７を含む。各ＲＯＭチップ２００−２０７は５
００キロバイトの８ビットデータを記憶することが可能
である。ＲＯＭチップ２００−２０３のチップイネーブ
ル入力線はＲＯＭバンクイネーブル入力線１２０に結合
され、ＲＯＭチップ２０４−２０７のチップイネーブル
入力線はＲＯＭバンクイネーブル入力線１２１に接続さ
れる。ＲＯＭバンク１０８および１０９は同様に構成さ
れる。
内部構成を示すブロック図である。図２に示されるよう
に、ＲＯＭバンク１０６は４つのＲＯＭチップ２００−
２０３を含み、ＲＯＭバンク１０７はＲＯＭチップ２０
４−２０７を含む。各ＲＯＭチップ２００−２０７は５
００キロバイトの８ビットデータを記憶することが可能
である。ＲＯＭチップ２００−２０３のチップイネーブ
ル入力線はＲＯＭバンクイネーブル入力線１２０に結合
され、ＲＯＭチップ２０４−２０７のチップイネーブル
入力線はＲＯＭバンクイネーブル入力線１２１に接続さ
れる。ＲＯＭバンク１０８および１０９は同様に構成さ
れる。
【００１８】再び図１を参照して、コンピュータシステ
ム１００はＲＯＭバンク１０６−１０９の１つがコンピ
ュータシステム１００のパワーアップ時にマイクロプロ
セッサ１０２によってアクセスされるブートコードを含
むように実現される。図１の実施例では、ＲＯＭバンク
１０９がこのブートコードを含む。
ム１００はＲＯＭバンク１０６−１０９の１つがコンピ
ュータシステム１００のパワーアップ時にマイクロプロ
セッサ１０２によってアクセスされるブートコードを含
むように実現される。図１の実施例では、ＲＯＭバンク
１０９がこのブートコードを含む。
【００１９】図３はチップイネーブルアドレスエンコー
ダ１１４によって実現され、ＲＯＭバンク１０６−１０
９の各々をアクセスするＲＯＭチップイネーブル符号化
を示す表である。なお、ＲＯＭチップイネーブル符号化
はチップイネーブル信号ＣＥ０−ＣＥ３の１つがローに
アサートされ、それぞれのＲＯＭバンク１０６−１０９
をイネーブルするように実現される。たとえば、ＲＯＭ
バンク１０６をイネーブルするために、チップイネーブ
ル信号ＣＥ０がチップイネーブルアドレスエンコーダ１
１４によってローにアサートされる。同様に、チップイ
ネーブル信号ＣＥ１はイネーブルＲＯＭバンク１０７に
よってローにアサートされるなどである。
ダ１１４によって実現され、ＲＯＭバンク１０６−１０
９の各々をアクセスするＲＯＭチップイネーブル符号化
を示す表である。なお、ＲＯＭチップイネーブル符号化
はチップイネーブル信号ＣＥ０−ＣＥ３の１つがローに
アサートされ、それぞれのＲＯＭバンク１０６−１０９
をイネーブルするように実現される。たとえば、ＲＯＭ
バンク１０６をイネーブルするために、チップイネーブ
ル信号ＣＥ０がチップイネーブルアドレスエンコーダ１
１４によってローにアサートされる。同様に、チップイ
ネーブル信号ＣＥ１はイネーブルＲＯＭバンク１０７に
よってローにアサートされるなどである。
【００２０】したがって、再び図１を参照して、コンピ
ュータシステム１００のパワーアップ時に、マイクロプ
ロセッサ１０２は、メモリ読出サイクルを実行し、かつ
予め規定されたアドレス値（つまり、ブートコードの出
発アドレス）を有するアドレス線ＬＡ［３１：０］で駆
動することによって、ＲＯＭバンク１０９に記憶された
ブートコードをアクセスする。一実施例において、この
ブートコードはＦＦＦＦＦＦＦ０（ＨＥＸ）の出発アド
レスで記憶される。このアドレス信号に応答して、チッ
プイネーブルアドレスエンコーダ１１４はチップイネー
ブル信号ＣＥ３をローにアサートし、それによってこの
信号はＲＯＭバンク１０９をイネーブルし、ブートコー
ドの第１のバイトが読出されかつ実行されることを可能
にする。ブートコードの後続のバイトも後続のサイクル
の間に同様に読出される。なお、ブートコードが読出さ
れているとき、チップイネーブルアドレスエンコーダ１
１４の他のチップイネーブル出力線（つまり、ＣＥ０−
ＣＥ２）はハイにデアサートされる。
ュータシステム１００のパワーアップ時に、マイクロプ
ロセッサ１０２は、メモリ読出サイクルを実行し、かつ
予め規定されたアドレス値（つまり、ブートコードの出
発アドレス）を有するアドレス線ＬＡ［３１：０］で駆
動することによって、ＲＯＭバンク１０９に記憶された
ブートコードをアクセスする。一実施例において、この
ブートコードはＦＦＦＦＦＦＦ０（ＨＥＸ）の出発アド
レスで記憶される。このアドレス信号に応答して、チッ
プイネーブルアドレスエンコーダ１１４はチップイネー
ブル信号ＣＥ３をローにアサートし、それによってこの
信号はＲＯＭバンク１０９をイネーブルし、ブートコー
ドの第１のバイトが読出されかつ実行されることを可能
にする。ブートコードの後続のバイトも後続のサイクル
の間に同様に読出される。なお、ブートコードが読出さ
れているとき、チップイネーブルアドレスエンコーダ１
１４の他のチップイネーブル出力線（つまり、ＣＥ０−
ＣＥ２）はハイにデアサートされる。
【００２１】ＲＯＭアレイ１０５からアクセスされたブ
ートコードの中には、コンピュータシステム１００に接
続されたＲＯＭバンクの数を示す構成情報がある。この
構成情報は、パワーアップ時に、メモリコントローラ１
０４がそれに接続されたバンクの数を認識していないの
で、与えられる。もし構成情報があれば、マイクロプロ
セッサ１０２はブート手順の間この構成情報を構成レジ
スタ１１６内に記憶させる。以下でよりよく理解される
ように、チップイネーブルアドレスエンコーダ１１４は
その後この構成情報に従ってチップイネーブル信号ＣＥ
０−ＣＥ３を駆動する。なお、構成レジスタ１１６はデ
フォルト数のＲＯＭバンクを示す値を始めに含み得る。
好ましい実施例において、構成レジスタ１１６は始めに
４つのＲＯＭバンクを示すデフォルト値を含む。具体的
には、好ましい実施例において、構成レジスタ１１６の
ビットはパワーアップ時にローにセットされ、４つのメ
モリバンクがシステムに接続されることを示す。ブート
コードによりこのデフォルト値が変更されない限り、チ
ップイネーブルアドレスエンコーダは４つのＲＯＭバン
クがシステムに接続されているものとする。
ートコードの中には、コンピュータシステム１００に接
続されたＲＯＭバンクの数を示す構成情報がある。この
構成情報は、パワーアップ時に、メモリコントローラ１
０４がそれに接続されたバンクの数を認識していないの
で、与えられる。もし構成情報があれば、マイクロプロ
セッサ１０２はブート手順の間この構成情報を構成レジ
スタ１１６内に記憶させる。以下でよりよく理解される
ように、チップイネーブルアドレスエンコーダ１１４は
その後この構成情報に従ってチップイネーブル信号ＣＥ
０−ＣＥ３を駆動する。なお、構成レジスタ１１６はデ
フォルト数のＲＯＭバンクを示す値を始めに含み得る。
好ましい実施例において、構成レジスタ１１６は始めに
４つのＲＯＭバンクを示すデフォルト値を含む。具体的
には、好ましい実施例において、構成レジスタ１１６の
ビットはパワーアップ時にローにセットされ、４つのメ
モリバンクがシステムに接続されることを示す。ブート
コードによりこのデフォルト値が変更されない限り、チ
ップイネーブルアドレスエンコーダは４つのＲＯＭバン
クがシステムに接続されているものとする。
【００２２】このように、図１の構成に対して、ブート
コードがＲＯＭバンク１０９からアサートされると、構
成レジスタ１１６内の値は、実際４つのバンクのＲＯＭ
がコンピュータシステム１００に接続されているので、
変わらない。ブートサブルーチンの終了に続いて、マイ
クロプロセッサ１０２はシステム設計者によって選択さ
れた特定のメモリマッピングに従ってアドレスバスを駆
動することによって、ＲＯＭバンク１０６−１０９内の
選択されたメモリ場所をアクセスすることができる。一
実施例において、ＲＯＭバンク１０６はＦＦ７ＦＦＦＦ
０からＦＦ９ＦＦＦＥＦ（ＨＥＸ）の範囲のアドレス値
を記憶するようにシステム内にマッピングされ、ＲＯＭ
バンク１０７はＦＦ９ＦＦＦ０からＦＦＢＦＦＦＥＦＦ
の範囲のアドレス値を記憶するようにマッピングされ、
ＲＯＭバンク１０８はＦＦＢＦＦＦＦ０からＦＦ０ＦＦ
ＦＥＦの範囲のアドレス値を記憶するようにマッピング
され、ＲＯＭバンク１０９はＦＦ０ＦＦＦＦ０からＦＦ
ＦＦＦＦＦＦの範囲のアドレス値を記憶するようにマッ
ピングされる。したがって、アドレシング信号（ＬＡ
［３１：１９］）の上位１３ビットに依存して、チップ
イネーブルアドレスエンコーダ１１４はハイにデアサー
トされたチップイネーブル信号ＣＥ０−ＣＥ３のすべて
を保持するか（もしアドレスがＲＯＭバンク１０６−１
０９の１つによってマッピングされた範囲内でなけれ
ば）、または信号ＣＥ０−ＣＥ３の１つを駆動して対応
のＲＯＭバンク１０６−１０９をイネーブルする。な
お、この動作モード中、構成レジスタ１１６の内部ビッ
トによって決定されるように、チップイネーブルアドレ
スエンコーダ１１４は一度に１つのチップイネーブル信
号のみがアサートされ得るように互いに排他的な態様で
チップイネーブル信号ＣＥ０−ＣＥ３を駆動する。さら
に、チップイネーブル信号ＣＥ０−ＣＥ３をローにアサ
ートさせるアドレシング信号（ＬＡ［３１：１９］）の
上位１３ビットの特定の値は使用さる特定のメモリマッ
ピングスキームに依存し、システムごとに異なり得る。
コードがＲＯＭバンク１０９からアサートされると、構
成レジスタ１１６内の値は、実際４つのバンクのＲＯＭ
がコンピュータシステム１００に接続されているので、
変わらない。ブートサブルーチンの終了に続いて、マイ
クロプロセッサ１０２はシステム設計者によって選択さ
れた特定のメモリマッピングに従ってアドレスバスを駆
動することによって、ＲＯＭバンク１０６−１０９内の
選択されたメモリ場所をアクセスすることができる。一
実施例において、ＲＯＭバンク１０６はＦＦ７ＦＦＦＦ
０からＦＦ９ＦＦＦＥＦ（ＨＥＸ）の範囲のアドレス値
を記憶するようにシステム内にマッピングされ、ＲＯＭ
バンク１０７はＦＦ９ＦＦＦ０からＦＦＢＦＦＦＥＦＦ
の範囲のアドレス値を記憶するようにマッピングされ、
ＲＯＭバンク１０８はＦＦＢＦＦＦＦ０からＦＦ０ＦＦ
ＦＥＦの範囲のアドレス値を記憶するようにマッピング
され、ＲＯＭバンク１０９はＦＦ０ＦＦＦＦ０からＦＦ
ＦＦＦＦＦＦの範囲のアドレス値を記憶するようにマッ
ピングされる。したがって、アドレシング信号（ＬＡ
［３１：１９］）の上位１３ビットに依存して、チップ
イネーブルアドレスエンコーダ１１４はハイにデアサー
トされたチップイネーブル信号ＣＥ０−ＣＥ３のすべて
を保持するか（もしアドレスがＲＯＭバンク１０６−１
０９の１つによってマッピングされた範囲内でなけれ
ば）、または信号ＣＥ０−ＣＥ３の１つを駆動して対応
のＲＯＭバンク１０６−１０９をイネーブルする。な
お、この動作モード中、構成レジスタ１１６の内部ビッ
トによって決定されるように、チップイネーブルアドレ
スエンコーダ１１４は一度に１つのチップイネーブル信
号のみがアサートされ得るように互いに排他的な態様で
チップイネーブル信号ＣＥ０−ＣＥ３を駆動する。さら
に、チップイネーブル信号ＣＥ０−ＣＥ３をローにアサ
ートさせるアドレシング信号（ＬＡ［３１：１９］）の
上位１３ビットの特定の値は使用さる特定のメモリマッ
ピングスキームに依存し、システムごとに異なり得る。
【００２３】次に図４を参照して、４つではなく８つの
ＲＯＭバンク４０１−４０８を含む、類似のコンピュー
タシステム４００のブロック図が示される。このコンピ
ュータシステム４００はさらにメモリコントローラ１０
４とＲＯＭバンク４０１−４０８との間に結合されたデ
コーダ４１０を含む。なお、図４のマイクロプロセッサ
１０２およびメモリコントローラ１０４は図１に示され
たものと同一である。同様に、各ＲＯＭバンク４０１−
４０８は図１の対応のＲＯＭバンクと同一である。
ＲＯＭバンク４０１−４０８を含む、類似のコンピュー
タシステム４００のブロック図が示される。このコンピ
ュータシステム４００はさらにメモリコントローラ１０
４とＲＯＭバンク４０１−４０８との間に結合されたデ
コーダ４１０を含む。なお、図４のマイクロプロセッサ
１０２およびメモリコントローラ１０４は図１に示され
たものと同一である。同様に、各ＲＯＭバンク４０１−
４０８は図１の対応のＲＯＭバンクと同一である。
【００２４】この実施例では、ＲＯＭバンク４０８はコ
ンピュータシステム４００のためのブートコードを含
む。したがって、コンピュータシステム４００のパワー
アップ時に、マイクロプロセッサ１０２は読出サイクル
を実行し、かつ予め特定されたブートコードメモリ場所
を有するアドレス線ＬＡ［３１：０］を駆動することに
よって、再びブートコードをアクセスする。なお、ブー
トコードのためのこの予め特定されたメモリ場所は図１
の構成に関して上に特定されたものと同一である。ま
た、コンピュータシステム４００の初期のパワーアップ
中に、メモリコントローラ１０４はそれに接続されたＲ
ＯＭバンクの数を認識していない。アドレス線ＬＡ［３
１：０］上で駆動されたブートコードアドレスに応答し
て、チップイネーブルアドレスエンコーダ１１４は、図
１の構成に対して行なったようにチップイネーブル信号
ＣＥ０をローに駆動する。しかしながら、この構成にお
いて、デコーダ４１０はアサートされたチップイネーブ
ル信号ＣＥ０を受取り、その結果ＲＯＭバンク４０８の
ＲＯＭバンクイネーブル入力線４２７をローに駆動す
る。なお、この時点で、チップイネーブル信号ＣＥ１、
ＣＥ２およびＣＥ３は以前としてハイにデアサートされ
る。それによってマイクロプロセッサ１０２にはインタ
フェースおよび制御回路１１２を介して第１のバイトの
ブートコードが与えられ、同様のサイクルがマイクロプ
ロセッサ１０２によって実行され、ブートコードの残り
を含む連続のメモリ場所をアクセスする。
ンピュータシステム４００のためのブートコードを含
む。したがって、コンピュータシステム４００のパワー
アップ時に、マイクロプロセッサ１０２は読出サイクル
を実行し、かつ予め特定されたブートコードメモリ場所
を有するアドレス線ＬＡ［３１：０］を駆動することに
よって、再びブートコードをアクセスする。なお、ブー
トコードのためのこの予め特定されたメモリ場所は図１
の構成に関して上に特定されたものと同一である。ま
た、コンピュータシステム４００の初期のパワーアップ
中に、メモリコントローラ１０４はそれに接続されたＲ
ＯＭバンクの数を認識していない。アドレス線ＬＡ［３
１：０］上で駆動されたブートコードアドレスに応答し
て、チップイネーブルアドレスエンコーダ１１４は、図
１の構成に対して行なったようにチップイネーブル信号
ＣＥ０をローに駆動する。しかしながら、この構成にお
いて、デコーダ４１０はアサートされたチップイネーブ
ル信号ＣＥ０を受取り、その結果ＲＯＭバンク４０８の
ＲＯＭバンクイネーブル入力線４２７をローに駆動す
る。なお、この時点で、チップイネーブル信号ＣＥ１、
ＣＥ２およびＣＥ３は以前としてハイにデアサートされ
る。それによってマイクロプロセッサ１０２にはインタ
フェースおよび制御回路１１２を介して第１のバイトの
ブートコードが与えられ、同様のサイクルがマイクロプ
ロセッサ１０２によって実行され、ブートコードの残り
を含む連続のメモリ場所をアクセスする。
【００２５】ブートコードによって誘発された動作の１
つの結果として、コンピュータシステム４００に結合さ
れたＲＯＭバンクの数（つまり、８）を示す値が構成レ
ジスタ１１６に記憶される。好ましい実施例において、
構成レジスタ１１６の内部ビットはハイに設定され、８
つのＲＯＭバンクの接続を示す。コンピュータシステム
４００の後続の動作中、かつこの内部ビットの設定に応
答して、チップイネーブルアドレスエンコーダ１１４は
図５の表に従ってチップイネーブル出力信号ＣＥ０−Ｃ
Ｅ３を符号化する。この動作モード中、チップイネーブ
ルアドレスエンコーダ１１４は構成レジスタ１１６によ
ってプログラムされ、チップイネーブル信号ＣＥ０−Ｃ
Ｅ３のうちの１つより多くのものを一度にアサートし、
選択されたＲＯＭバンク４０１−４０８をイネーブルす
る。たとえば、図５に示されるように、アドレシング信
号ＬＡ［３１：１９］の上位１３ビットがＲＯＭバンク
６（つまり、ＲＯＭバンク４０７）内にマッピングされ
たアドレス値を含めば、チップイネーブルアドレスエン
コーダはチップイネーブル信号ＣＥ１およびＣＥ２をハ
イに保持しながら、チップイネーブル信号ＣＥ０および
ＣＥ３をローに駆動する。同様に、アドレシング信号Ｌ
Ａ［３１：１９］がＲＯＭバンク３（つまり、ＲＯＭバ
ンク４０４）にマッピングされた値を含めば、チップイ
ネーブル信号ＣＥ０およびＣＥ１はローに駆動され、一
方チップイネーブル信号ＣＥ２およびＣＥ３はハイに保
持される。
つの結果として、コンピュータシステム４００に結合さ
れたＲＯＭバンクの数（つまり、８）を示す値が構成レ
ジスタ１１６に記憶される。好ましい実施例において、
構成レジスタ１１６の内部ビットはハイに設定され、８
つのＲＯＭバンクの接続を示す。コンピュータシステム
４００の後続の動作中、かつこの内部ビットの設定に応
答して、チップイネーブルアドレスエンコーダ１１４は
図５の表に従ってチップイネーブル出力信号ＣＥ０−Ｃ
Ｅ３を符号化する。この動作モード中、チップイネーブ
ルアドレスエンコーダ１１４は構成レジスタ１１６によ
ってプログラムされ、チップイネーブル信号ＣＥ０−Ｃ
Ｅ３のうちの１つより多くのものを一度にアサートし、
選択されたＲＯＭバンク４０１−４０８をイネーブルす
る。たとえば、図５に示されるように、アドレシング信
号ＬＡ［３１：１９］の上位１３ビットがＲＯＭバンク
６（つまり、ＲＯＭバンク４０７）内にマッピングされ
たアドレス値を含めば、チップイネーブルアドレスエン
コーダはチップイネーブル信号ＣＥ１およびＣＥ２をハ
イに保持しながら、チップイネーブル信号ＣＥ０および
ＣＥ３をローに駆動する。同様に、アドレシング信号Ｌ
Ａ［３１：１９］がＲＯＭバンク３（つまり、ＲＯＭバ
ンク４０４）にマッピングされた値を含めば、チップイ
ネーブル信号ＣＥ０およびＣＥ１はローに駆動され、一
方チップイネーブル信号ＣＥ２およびＣＥ３はハイに保
持される。
【００２６】図１および図４のメモリコントローラ１０
４ならびにコンピュータシステム１００および４００の
結果として、ブートコードならびにユーザソフトウェア
およびオペレーティングシステムなどの他のソフトウェ
アの双方を記憶するために共通のＲＯＭアレイが使用さ
れ得る。このメモリコントローラはプログラム可能なチ
ップイネーブルアドレスエンコーダを含み、このエンコ
ーダは、システム構成に先立って、メモリコントローラ
のチップイネーブル出力線を、１つのチップイネーブル
信号のみがブートコードをアクセスするためにアサート
されるように、お互いに排他的な関係で駆動する。その
後、チップイネーブル信号の符号化はそれに接続された
ＲＯＭバンクの数を示す構成ビットに依存する。コンピ
ュータシステムおよびメモリコントローラはシステム設
計の柔軟性を与え（つまり、様々な数のＲＯＭバンクが
それに接続されることを可能にすることによって）、一
方集積回路上に組込まれるチップイネーブル出力線の数
を最小限にする。集積回路上に設けられるチップイネー
ブル出力線の数を最小限にすることによって、集積回路
の全ピン総数は減り、それによって全体のコストを下げ
る。
４ならびにコンピュータシステム１００および４００の
結果として、ブートコードならびにユーザソフトウェア
およびオペレーティングシステムなどの他のソフトウェ
アの双方を記憶するために共通のＲＯＭアレイが使用さ
れ得る。このメモリコントローラはプログラム可能なチ
ップイネーブルアドレスエンコーダを含み、このエンコ
ーダは、システム構成に先立って、メモリコントローラ
のチップイネーブル出力線を、１つのチップイネーブル
信号のみがブートコードをアクセスするためにアサート
されるように、お互いに排他的な関係で駆動する。その
後、チップイネーブル信号の符号化はそれに接続された
ＲＯＭバンクの数を示す構成ビットに依存する。コンピ
ュータシステムおよびメモリコントローラはシステム設
計の柔軟性を与え（つまり、様々な数のＲＯＭバンクが
それに接続されることを可能にすることによって）、一
方集積回路上に組込まれるチップイネーブル出力線の数
を最小限にする。集積回路上に設けられるチップイネー
ブル出力線の数を最小限にすることによって、集積回路
の全ピン総数は減り、それによって全体のコストを下げ
る。
【００２７】なお、上述の不揮発性メモリチップイネー
ブル符号化方法は、同時係属中の同一譲受人に譲渡され
た、マクドナルド（MacDonald ）他による、「コンピュ
ータシステム、メモリコントローラ、およびメモリコン
トローラを動作するための方法」と題された、本出願と
同日に提出された出願によって教示されるメモリコント
ローラとともに実現され得る。この特許出願はその全体
を引用によりここに援用する。
ブル符号化方法は、同時係属中の同一譲受人に譲渡され
た、マクドナルド（MacDonald ）他による、「コンピュ
ータシステム、メモリコントローラ、およびメモリコン
トローラを動作するための方法」と題された、本出願と
同日に提出された出願によって教示されるメモリコント
ローラとともに実現され得る。この特許出願はその全体
を引用によりここに援用する。
【００２８】上述の開示を完全に理解してしまえば、当
業者には様々な変形例および修正が明らかになるであろ
う。たとえば、図１および図４のものと異なるメモリ容
量を有するＲＯＭバンクを使用することができるし、
（図５のものではない）異なった特定の符号化値を使用
して様々なＲＯＭバンクをマッピングおよびイネーブル
することができる。加えて、上に示された実施例は４つ
または８つのＲＯＭバンクを含むが、より多いまたはよ
り少ない数のＲＯＭバンクも同様に接続され得る。さら
に、フラッシュメモリデバイスなどの他のタイプの不揮
発性メモリを、ＲＯＭバンク１０６−１０９および４０
１−４０８のうちの１つより多いものの代わりに使用で
きる。前掲の特許請求の範囲はそのようなすべての変形
例および修正を含むものと解釈されることが意図され
る。
業者には様々な変形例および修正が明らかになるであろ
う。たとえば、図１および図４のものと異なるメモリ容
量を有するＲＯＭバンクを使用することができるし、
（図５のものではない）異なった特定の符号化値を使用
して様々なＲＯＭバンクをマッピングおよびイネーブル
することができる。加えて、上に示された実施例は４つ
または８つのＲＯＭバンクを含むが、より多いまたはよ
り少ない数のＲＯＭバンクも同様に接続され得る。さら
に、フラッシュメモリデバイスなどの他のタイプの不揮
発性メモリを、ＲＯＭバンク１０６−１０９および４０
１−４０８のうちの１つより多いものの代わりに使用で
きる。前掲の特許請求の範囲はそのようなすべての変形
例および修正を含むものと解釈されることが意図され
る。
【図１】この発明に従う４つのバンクの読出専用メモリ
に接続されたメモリコントローラを含むコンピュータシ
ステムのブロック図である。
に接続されたメモリコントローラを含むコンピュータシ
ステムのブロック図である。
【図２】各メモリバンク内に組込まれたＲＯＭ集積回路
チップの構成を示すブロック図である。
チップの構成を示すブロック図である。
【図３】図１のコンピュータシステムのためのＲＯＭチ
ップイネーブル符号化を示すチャートである。
ップイネーブル符号化を示すチャートである。
【図４】この発明に従う８つのバンクの読出専用メモリ
に接続されたメモリコントローラを含むコンピュータシ
ステムのブロック図である。
に接続されたメモリコントローラを含むコンピュータシ
ステムのブロック図である。
【図５】図４のコンピュータシステムのためのＲＯＭチ
ップイネーブル符号化を示すチャートである。
ップイネーブル符号化を示すチャートである。
１００ コンピュータシステム １０２ マイクロプロセッサ １０４ メモリコントローラ １０５ ＲＯＭアレイ １０６ ＲＯＭバンク １０７ ＲＯＭバンク １０８ ＲＯＭバンク １０９ ＲＯＭバンク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ディ・ゲファート アメリカ合衆国、78748 テキサス州、オ ースティン、ロメイン・レーン、8906
Claims (17)
- 【請求項１】 不揮発性メモリアレイ内の選択されたメ
モリバンクをイネーブルするための不揮発性メモリチッ
プイネーブル符号化方法であって、前記不揮発性メモリ
アレイは複数のチップイネーブル出力線を含むメモリコ
ントローラに動作的に結合され、前記チップイネーブル
符号化方法は各々が別個のバンクイネーブル入力線を有
する複数のメモリバンクを与えるステップと、 前記メモリバンクの１つにブートコードを記憶するステ
ップと、 前記チップイネーブル出力線のうち１つのみでチップイ
ネーブル信号をアサートし、それによって前記メモリバ
ンクのうちの前記１つをイネーブルし、前記ブートコー
ドを検索するステップと、さらに前記メモリコントロー
ラに結合されたメモリバンクの数に依存して、 一度に１つのチップイネーブル出力線でのみチップイネ
ーブル信号がアサートされるようにお互いに排他的な関
係で前記複数のチップイネーブル出力線を駆動し、それ
によって前記不揮発性メモリアレイ内の選択されたメモ
リバンクをイネーブルするステップか、または一度に１
つより多いチップイネーブルがアサートされるように前
記複数のチップイネーブル出力線を駆動し、それによっ
てイネーブルされる前記不揮発性メモリアレイ内のメモ
リバンクに関する符号化された情報を与えるステップの
いずれかを含む、方法。 - 【請求項２】 前記メモリコントローラに結合されたメ
モリバンクの数を示す少なくとも１ビットのデータを構
成レジスタ内に記憶するさらなるステップを含む、請求
項１に記載の方法。 - 【請求項３】 前記少なくとも１ビットのデータは前記
ブートコードから引出される、請求項２に記載の方法。 - 【請求項４】 前記符号化された情報を外部デコーダの
入力線に与えるさらなるステップを含む、請求項１に記
載の方法。 - 【請求項５】 前記デコーダの出力線から前記不揮発性
メモリアレイの選択されたメモリバンクにバンクイネー
ブル出力信号を与えるさらなるステップを含む、請求項
４に記載の方法。 - 【請求項６】 コンピュータシステムであって、 複数のチップイネーブル出力線を含むメモリコントロー
ラと、 複数のメモリバンクを含む不揮発性メモリアレイとを含
み、前記メモリバンクの１つはシステムブート中前記マ
イクロプロセッサに転送されることが可能なブートコー
ドを含み、前記メモリバンクの各々はバンクイネーブル
入力線を含み、 前記メモリコントローラの前記複数のチップイネーブル
出力線に結合された複数の入力線を有し、かつ各々が前
記メモリバンクの別個のバンクイネーブル入力線に結合
された複数の出力線を有するデコーダを含み、 前記メモリコントローラはシステムブート中前記複数の
チップイネーブル出力線のうちの予め定められた１つで
チップイネーブル信号をアサートし、前記メモリバンク
の前記１つをイネーブルすることが可能なチップイネー
ブルアドレスエンコーダを含み、前記チップイネーブル
アドレスエンコーダは前記チップイネーブル出力線の１
つより多くでチップイネーブル信号を同時にアサート
し、前記不揮発性メモリアレイ内の別のメモリバンクを
イネーブルすることが可能である、コンピュータシステ
ム。 - 【請求項７】 前記メモリコントローラに結合されたマ
イクロプロセッサをさらに含む、請求項６に記載のコン
ピュータシステム。 - 【請求項８】 前記デコーダは前記チップイネーブル出
力線の１つより多くでアサートされた前記チップイネー
ブル信号を受信することが可能であり、かつ前記デコー
ダの出力線で信号を応答的にアサートし、それによって
前記不揮発性メモリアレイ内の前記別のメモリバンクを
イネーブルすることが可能である、請求項６に記載のコ
ンピュータシステム。 - 【請求項９】 前記メモリコントローラはさらに前記チ
ップイネーブルアドレスエンコーダに結合された構成レ
ジスタを含む、請求項６に記載のコンピュータシステ
ム。 - 【請求項１０】 前記構成レジスタは前記コンピュータ
システムに接続されたメモリバンクの数を示す値を記憶
することが可能である、請求項９に記載のコンピュータ
システム。 - 【請求項１１】 前記チップイネーブルアドレスエンコ
ーダは前記構成レジスタ内に記憶された前記値に依存し
て前記チップイネーブル出力線を駆動する、請求項１０
に記載のコンピュータシステム。 - 【請求項１２】 前記メモリコントローラは前記マイク
ロプロセッサと前記不揮発性メモリアレイとの間のデー
タおよびアドレス信号の転送を調整するためのインタフ
ェースおよび制御回路をさらに含む、請求項６に記載の
コンピュータシステム。 - 【請求項１３】 前記チップイネーブルアドレスエンコ
ーダは、第１の数のメモリバンクが前記コンピュータシ
ステムに接続されていることを前記構成レジスタが示す
場合には、前記チップイネーブルアドレスエンコーダが
お互いに排他的な関係で前記チップイネーブル出力線を
駆動するようにプログラム可能であり、かつ前記チップ
イネーブルアドレスエンコーダは、第２の数のメモリバ
ンクが前記コンピュータシステムに接続されていること
を前記構成レジスタが示す場合には、１つより多いチッ
プイネーブル信号が一度にアサートされるように前記チ
ップイネーブル出力線を駆動する、請求項１０に記載の
コンピュータシステム。 - 【請求項１４】 前記マイクロプロセッサおよび前記メ
モリコントローラは共通の集積回路チップ上で製作され
る、請求項７に記載のコンピュータシステム。 - 【請求項１５】 メモリコントローラであって、 マイクロプロセッサと不揮発性メモリアレイとの間のデ
ータおよびアドレス信号の転送を調整するためのインタ
フェースおよび制御回路と、 前記インタフェースおよび制御回路に結合され、前記不
揮発性メモリアレイ内に与えられたメモリバンクの数を
示す値を記憶するための構成レジスタと、さらに前記構
成レジスタに結合されたチップイネーブルアドレスエン
コーダとを含み、前記チップイネーブルアドレスエンコ
ーダは複数のチップイネーブル出力線を含み、前記チッ
プイネーブルアドレスエンコーダは、第１の数のメモリ
バンクが前記不揮発性メモリアレイ内に与えられている
ことを前記構成レジスタが示せば、前記チップイネーブ
ル出力線で所与のときに１つのチップイネーブル信号の
みがアサートされるようにチップイネーブル出力線が駆
動され、かつ第２の数のメモリバンクが前記不揮発性メ
モリアレイ内に与えられていることを前記構成レジスタ
が示せば、１つより多いチップイネーブル信号が一度に
前記チップイネーブル出力線でアサートされるようにチ
ップイネーブル出力線が駆動されるようにプログラム可
能である、メモリコントローラ。 - 【請求項１６】 前記構成レジスタは前記メモリコント
ローラのパワーアップ時にデフォルト値を含む、請求項
１５に記載のメモリコントローラ。 - 【請求項１７】 前記チップイネーブルアドレスエンコ
ーダは、前記デフォルト値が前記構成レジスタ内に記憶
されている場合には、一度に１つのチップイネーブル出
力線のみでチップイネーブル信号をアサートすることが
可能である、請求項１６に記載のメモリコントローラ。
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