JPH0720053B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0720053B2 JPH0720053B2 JP63291334A JP29133488A JPH0720053B2 JP H0720053 B2 JPH0720053 B2 JP H0720053B2 JP 63291334 A JP63291334 A JP 63291334A JP 29133488 A JP29133488 A JP 29133488A JP H0720053 B2 JPH0720053 B2 JP H0720053B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 230000003111 delayed effect Effects 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路に係り、特に縦型２段の
エミッタ結合論理（ECL）構成のマスタースレイブ型フ
リップフロップ回路のデータスルーを防止する機能を有
するフリップフロップ回路に関する。
エミッタ結合論理（ECL）構成のマスタースレイブ型フ
リップフロップ回路のデータスルーを防止する機能を有
するフリップフロップ回路に関する。
従来、この種のECL構成のフリップフロップ回路は、高
電位側の基準電位に対してデータ信号が入力する差動回
路と、そのデータを保持するための差動回路と、データ
読み込み、保持の機能を制御するために低電位側の基準
電位に対してクロック信号が入力する差動回路とによる
縦型２段ECL構成のラッチ回路を２個用い、マスターラ
ッチ側の出力信号をスレーブラッチ側のデータ信号とし
て読み込むいわゆる縦型２段ECL構成のマスタースレイ
ブ型のものが良く知られている。このマスタースレイブ
型フリップフロップ回路は、クロック信号に応じてマス
ター側ラッチとスレイブ側ラッチとでデータの読み込み
と保持の機能とを交互に行うことで、入力データ信号を
クロックの立上がりまたは立下がりエッヂをトリガにし
て出力する機能を有する。この様なマスタースレイブ型
フリップフロップ回路においては、トリガのエッジと反
対方向にクロック信号が動いた場合に、自らの出力信号
を保持すべきところをマスタースレーブの両ラッチ回路
とも過渡的にデータ読み込み状態となり、データ信号が
そのまま出力されてしまうというデータスルー問題をも
つ。
電位側の基準電位に対してデータ信号が入力する差動回
路と、そのデータを保持するための差動回路と、データ
読み込み、保持の機能を制御するために低電位側の基準
電位に対してクロック信号が入力する差動回路とによる
縦型２段ECL構成のラッチ回路を２個用い、マスターラ
ッチ側の出力信号をスレーブラッチ側のデータ信号とし
て読み込むいわゆる縦型２段ECL構成のマスタースレイ
ブ型のものが良く知られている。このマスタースレイブ
型フリップフロップ回路は、クロック信号に応じてマス
ター側ラッチとスレイブ側ラッチとでデータの読み込み
と保持の機能とを交互に行うことで、入力データ信号を
クロックの立上がりまたは立下がりエッヂをトリガにし
て出力する機能を有する。この様なマスタースレイブ型
フリップフロップ回路においては、トリガのエッジと反
対方向にクロック信号が動いた場合に、自らの出力信号
を保持すべきところをマスタースレーブの両ラッチ回路
とも過渡的にデータ読み込み状態となり、データ信号が
そのまま出力されてしまうというデータスルー問題をも
つ。
前記データスルー問題の対策を処した回路として、第６
図に示す回路がある。第６図において、本回路は、縦型
２段ECL構成のマスタースレイブ型フリップフロップ回
路で、CK（クロック）入力端子1,D（データ）入力端子
２と、Q,出力端子3,4と、VCC電源端子5,VEE電源端子
６と、npnトランジスタ12,13,14,15,16,17,18,19,20,2
1,22,23,24,25,26,27,28,29と、抵抗31,32,33,34,35,3
6,38,39,40,41,42と、定電流源80,81とから構成され
る。ここで、トランジスタ12乃至17はマスター側の作動
トランジスタで、トランジスタ18,19はマスター側のエ
ミッタホロワトランジスタで、抵抗31,32はマスター側
のコレクタ負荷抵抗で、抵抗33,34はエミッタホロワ抵
抗で、定電源80は定電流ICS1を流し、トランジスタ20乃
至25はスレーブ側の差動トランジスタで、トランジスタ
26,27はスレーブ側のエミッタホロワトランジスタで、
抵抗35,36はスレーブ側のコレクタ負荷抵抗で、抵抗37,
38はスレーブ側のエミッタホロワ抵抗で、定電流源81は
定電流ICS2を流し、トランジスタ30のベースは基準電位
（VR1）が接続され、トランジスタ１日入力のエミッタ
ホロワトランジスタ、R41は入力のエミッタホロワ抵
抗、トランジスタ28,29は出力のエミッタホロワトラン
ジスタ、抵抗R31,R40は出力のエミッタホロワ抵抗、VCC
電源端子５は高電位側の電源電圧が印加され、VEE電源
端子６は低電位側の電源電圧が印加され、定電流源83は
定電流ICS3が流される。
図に示す回路がある。第６図において、本回路は、縦型
２段ECL構成のマスタースレイブ型フリップフロップ回
路で、CK（クロック）入力端子1,D（データ）入力端子
２と、Q,出力端子3,4と、VCC電源端子5,VEE電源端子
６と、npnトランジスタ12,13,14,15,16,17,18,19,20,2
1,22,23,24,25,26,27,28,29と、抵抗31,32,33,34,35,3
6,38,39,40,41,42と、定電流源80,81とから構成され
る。ここで、トランジスタ12乃至17はマスター側の作動
トランジスタで、トランジスタ18,19はマスター側のエ
ミッタホロワトランジスタで、抵抗31,32はマスター側
のコレクタ負荷抵抗で、抵抗33,34はエミッタホロワ抵
抗で、定電源80は定電流ICS1を流し、トランジスタ20乃
至25はスレーブ側の差動トランジスタで、トランジスタ
26,27はスレーブ側のエミッタホロワトランジスタで、
抵抗35,36はスレーブ側のコレクタ負荷抵抗で、抵抗37,
38はスレーブ側のエミッタホロワ抵抗で、定電流源81は
定電流ICS2を流し、トランジスタ30のベースは基準電位
（VR1）が接続され、トランジスタ１日入力のエミッタ
ホロワトランジスタ、R41は入力のエミッタホロワ抵
抗、トランジスタ28,29は出力のエミッタホロワトラン
ジスタ、抵抗R31,R40は出力のエミッタホロワ抵抗、VCC
電源端子５は高電位側の電源電圧が印加され、VEE電源
端子６は低電位側の電源電圧が印加され、定電流源83は
定電流ICS3が流される。
第６図の従来例のマスタースレイブ型フリップフロップ
回路の動作について説明する。CK（フロック）信号入力
端子４に低（LO）レベルの信号が入力されている状態で
は、マスター側の低電位側の差動回路はトランジスタ11
がON状態、トランジスタ16がOFF状態にあり、ラッチ回
路はＤ（データ）信号入力端子２に入力される信号に応
じて、差動トランジスタ12,15のいずれかが動作状態と
なり、データ読み込みの機能を有する。この時、スレイ
ブ側の低電位側の差動回路はトランジスタ24がON状態、
トランジスタ25がOFF状態にあり、ラッチ回路は自らの
出力信号状態がエミッタホロワトランジスタ26,27によ
り帰還され、差動トランジスタ21,22のいずれかが動作
状態となり、データ保持の機能を有する、クロック信号
が高（HI）レベル時には、前述の動作とは逆の動作がマ
スター側・スレイブ側の各ラッチ回路で行なわれ、マス
ター側はデータ保持の機能を有し、スレイブ側はデータ
読み込みの機能を有する。
回路の動作について説明する。CK（フロック）信号入力
端子４に低（LO）レベルの信号が入力されている状態で
は、マスター側の低電位側の差動回路はトランジスタ11
がON状態、トランジスタ16がOFF状態にあり、ラッチ回
路はＤ（データ）信号入力端子２に入力される信号に応
じて、差動トランジスタ12,15のいずれかが動作状態と
なり、データ読み込みの機能を有する。この時、スレイ
ブ側の低電位側の差動回路はトランジスタ24がON状態、
トランジスタ25がOFF状態にあり、ラッチ回路は自らの
出力信号状態がエミッタホロワトランジスタ26,27によ
り帰還され、差動トランジスタ21,22のいずれかが動作
状態となり、データ保持の機能を有する、クロック信号
が高（HI）レベル時には、前述の動作とは逆の動作がマ
スター側・スレイブ側の各ラッチ回路で行なわれ、マス
ター側はデータ保持の機能を有し、スレイブ側はデータ
読み込みの機能を有する。
次にこの従来例のマスタースレイブ側フリップフロップ
回路が、データスルーを防止する動作について説明す
る。第３図にも示すように、本従来例では、低電位側の
差動回路に入力する基準電位側の差動回路に入力する基
準電圧発生回路に抵抗R42と定電流源80を直列接続し、
抵抗42の高電位側をスレイブ側のトランジスタ24のベー
スに接続し、抵抗42の低電位側をマスター側のトランジ
スタ17のベースに接続する回路構成をとる。本回路構成
により、マスター側の低電位側の差動回路の基準電位
は、スレーブ側の基準電位よりも低抗値R42を有する抵
抗42に定電流源80の定電流ICSが流れることによって生
じる電位降下〔R42×ICS〕だけ低い。このため、第３図
に示す通り、クロック信号高から低レベル（HI→LO）の
遷移時に、マスター側がデータ保持からデータ読み込み
動作に移行するのが、スレイブ側がデータ読み込みから
データ保持動作に移行するのに比べ、〔R42×ICS〕だけ
低いクロック信号電圧の時に行なわれるため、時間差Δ
Ｔを生じ、データスルーを防止することができる。
回路が、データスルーを防止する動作について説明す
る。第３図にも示すように、本従来例では、低電位側の
差動回路に入力する基準電位側の差動回路に入力する基
準電圧発生回路に抵抗R42と定電流源80を直列接続し、
抵抗42の高電位側をスレイブ側のトランジスタ24のベー
スに接続し、抵抗42の低電位側をマスター側のトランジ
スタ17のベースに接続する回路構成をとる。本回路構成
により、マスター側の低電位側の差動回路の基準電位
は、スレーブ側の基準電位よりも低抗値R42を有する抵
抗42に定電流源80の定電流ICSが流れることによって生
じる電位降下〔R42×ICS〕だけ低い。このため、第３図
に示す通り、クロック信号高から低レベル（HI→LO）の
遷移時に、マスター側がデータ保持からデータ読み込み
動作に移行するのが、スレイブ側がデータ読み込みから
データ保持動作に移行するのに比べ、〔R42×ICS〕だけ
低いクロック信号電圧の時に行なわれるため、時間差Δ
Ｔを生じ、データスルーを防止することができる。
前述した従来の縦型２段ECL構成のマスタースレイブ型
フリップフロップ回路は、マスター側とスレイブ側との
データ読み込み、保持機能を制御する差動回路の基準電
位に、抵抗による電位降下を利用して電位差を設けてい
るので、抵抗の製造バラツキや温度依存性等により電位
降下量が大きく変化し、クロック入力信号に対するノイ
ズマージンを大幅に減少させるという欠点がある。
フリップフロップ回路は、マスター側とスレイブ側との
データ読み込み、保持機能を制御する差動回路の基準電
位に、抵抗による電位降下を利用して電位差を設けてい
るので、抵抗の製造バラツキや温度依存性等により電位
降下量が大きく変化し、クロック入力信号に対するノイ
ズマージンを大幅に減少させるという欠点がある。
本発明の目的は、前記欠点が解決され、製造バラツキや
温度依存性等により、クロック入力信号に対するノイズ
マージンを減少させることなく、データスルーを防止す
るようにしたフリップフロップ回路を提供することにあ
る。
温度依存性等により、クロック入力信号に対するノイズ
マージンを減少させることなく、データスルーを防止す
るようにしたフリップフロップ回路を提供することにあ
る。
本発明の構成は、高電位側に位置してデータが入力する
第１の差動回路と前記データを保持する第２の差動回路
と低電位側に位置して前記第1,及び第２の差動回路を制
御する第３の差動回路とを有するマスター側のラッチ回
路と、前記高電位側に位置してマスター部の出力信号が
入力する第４の差動回路と前記第４の差動回路の出力信
号データを保持する第５の差動回路と前記低電位側に位
置して前記第4,及び第５の差動回路を制御する第６の差
動回路とを有するスレーブ側のラッチ回路とを備えた縦
型２段ECLからなるマスタースレイブ型のフリップフロ
ップ回路において、クロック信号により動作する前記低
電位側の差動回路を構成するトランジスタとして、他の
低電位側の差動トランジスタと動作電圧の異なるトラン
ジスタを用いたことを特徴とする。
第１の差動回路と前記データを保持する第２の差動回路
と低電位側に位置して前記第1,及び第２の差動回路を制
御する第３の差動回路とを有するマスター側のラッチ回
路と、前記高電位側に位置してマスター部の出力信号が
入力する第４の差動回路と前記第４の差動回路の出力信
号データを保持する第５の差動回路と前記低電位側に位
置して前記第4,及び第５の差動回路を制御する第６の差
動回路とを有するスレーブ側のラッチ回路とを備えた縦
型２段ECLからなるマスタースレイブ型のフリップフロ
ップ回路において、クロック信号により動作する前記低
電位側の差動回路を構成するトランジスタとして、他の
低電位側の差動トランジスタと動作電圧の異なるトラン
ジスタを用いたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例のフリップフロップ回路
は、縦型２段ECL構成のマスタースレーブ型であり、CK
（クロック）入力端子１と、Ｄ（データ）入力端子２
と、Ｑ出力端子３と、出力端子４と、VCC電源端子５
と、VEE電源端子６と、npnトランジスタ12,13,14,15,1
7,18,19,20,21,22,23,24,25,26,27,28,29と、抵抗31,3
2,33,34,35,36,37,38,39,40,41と、定電流源80,81と、
互いに並列接続された３つのnpnトランジスタ71,72,73
からなるトランジスタ群16とを含み、構成される。ここ
で、トランジスタ12乃至17はマスター側の差動トランジ
スタで、トランジスタ18,19はマスター側のエミッタホ
ロワトランジスタで、抵抗31,32はコレクタ負荷抵抗
で、抵抗33,34はエミッタホロワ抵抗で、定電流源80は
定電流ICS1を流し、トランジスタ20乃至25はスレーブ側
の差動トランジスタで、トランジスタ26,27はスレーブ
側のエミッタホロワトランジスタで、抵抗35,36はコレ
クタ負荷抵抗で、抵抗37,38はスレーブ側のエミッタホ
ロワ抵抗で、定電流源81は定電流ICS2を流し、トランジ
スタ15のベースは高電位側の基準電位（VR1）に接続
し、トランジスタ11は入力のエミッタホロワトランジス
タで、抵抗41は入力のエミッタホロワ抵抗で、トランジ
スタ28,29は出力のエミッタホロワトランジスタで、抵
抗39,40は出力のエミッタホロワ抵抗、トランジスタ17,
24のベースは低電位側の基準電位（VR2）に接続されて
いる。
は、縦型２段ECL構成のマスタースレーブ型であり、CK
（クロック）入力端子１と、Ｄ（データ）入力端子２
と、Ｑ出力端子３と、出力端子４と、VCC電源端子５
と、VEE電源端子６と、npnトランジスタ12,13,14,15,1
7,18,19,20,21,22,23,24,25,26,27,28,29と、抵抗31,3
2,33,34,35,36,37,38,39,40,41と、定電流源80,81と、
互いに並列接続された３つのnpnトランジスタ71,72,73
からなるトランジスタ群16とを含み、構成される。ここ
で、トランジスタ12乃至17はマスター側の差動トランジ
スタで、トランジスタ18,19はマスター側のエミッタホ
ロワトランジスタで、抵抗31,32はコレクタ負荷抵抗
で、抵抗33,34はエミッタホロワ抵抗で、定電流源80は
定電流ICS1を流し、トランジスタ20乃至25はスレーブ側
の差動トランジスタで、トランジスタ26,27はスレーブ
側のエミッタホロワトランジスタで、抵抗35,36はコレ
クタ負荷抵抗で、抵抗37,38はスレーブ側のエミッタホ
ロワ抵抗で、定電流源81は定電流ICS2を流し、トランジ
スタ15のベースは高電位側の基準電位（VR1）に接続
し、トランジスタ11は入力のエミッタホロワトランジス
タで、抵抗41は入力のエミッタホロワ抵抗で、トランジ
スタ28,29は出力のエミッタホロワトランジスタで、抵
抗39,40は出力のエミッタホロワ抵抗、トランジスタ17,
24のベースは低電位側の基準電位（VR2）に接続されて
いる。
また、トランジスタ12,15は、エミッタが共通に接続さ
れ、データ信号が入力する差動回路を構成し、トランジ
スタ13,14はエミッタが共通に接続され、データ信号を
保持する差動回路を構成し、各々のエミッタ接合点にコ
レクタが共通接続するトランジスタ17,16はエミッタが
共通に接続され、データ信号の読み込みまたは保時の機
能を選択制御する低電位側の差動回路を構成し、前記ト
ランジスタ12,15はその各々のコレクタを前記トランジ
スタ13,14のコレクタとそれぞれ接続し、それぞれ接続
点よりエミッタホロワトランジスタ18,19を介して、デ
ータ保持のための差動トランジスタ14,13のベースに帰
還を行ない、マスター側のラッチ回路を構成する。同一
のエミッタホロワ出力信号は、マスター側のラッチ回路
と同一の回路構成を採るスレーブ側のラッチ回路のデー
タ信号として、差動トランジスタ20,23のベースに入力
される。この時、低電位側の差動回路を構成する４個の
トランジスタの中でマスター側の差動回路のクロック信
号が入力するトランジスタ16のみ他の基準電位側のトラ
ンジスタ17やスレーブ側の差動トランジスタ25,24と同
一形状同一製法の３個のトランジスタ71,72,73,コレク
タ・ベース・エミッタをそれぞれ共通接続し、１個のト
ランジスタとして、共通動作を行なう回路構成を採る。
れ、データ信号が入力する差動回路を構成し、トランジ
スタ13,14はエミッタが共通に接続され、データ信号を
保持する差動回路を構成し、各々のエミッタ接合点にコ
レクタが共通接続するトランジスタ17,16はエミッタが
共通に接続され、データ信号の読み込みまたは保時の機
能を選択制御する低電位側の差動回路を構成し、前記ト
ランジスタ12,15はその各々のコレクタを前記トランジ
スタ13,14のコレクタとそれぞれ接続し、それぞれ接続
点よりエミッタホロワトランジスタ18,19を介して、デ
ータ保持のための差動トランジスタ14,13のベースに帰
還を行ない、マスター側のラッチ回路を構成する。同一
のエミッタホロワ出力信号は、マスター側のラッチ回路
と同一の回路構成を採るスレーブ側のラッチ回路のデー
タ信号として、差動トランジスタ20,23のベースに入力
される。この時、低電位側の差動回路を構成する４個の
トランジスタの中でマスター側の差動回路のクロック信
号が入力するトランジスタ16のみ他の基準電位側のトラ
ンジスタ17やスレーブ側の差動トランジスタ25,24と同
一形状同一製法の３個のトランジスタ71,72,73,コレク
タ・ベース・エミッタをそれぞれ共通接続し、１個のト
ランジスタとして、共通動作を行なう回路構成を採る。
本実施例のマスタースレイブ型フリップフロップ回路が
データスルーを防止する動作について説明する。
データスルーを防止する動作について説明する。
マスター側とスレイブ側の定電流源80,81により、定電
流ICSがトランジスタ16,17,25,24に流れるとすると、ト
ランジスタ16は他のトランジスタ17,24,25と同一特性を
有する３個のトランジスタ71,72,73の共通接続により構
成されているから、このトランジスタ71,72,73の１個あ
たりに流れる電流は、ICS/3となる。トランジスタの動
作電圧と電流との関係は、次式が成立する。
流ICSがトランジスタ16,17,25,24に流れるとすると、ト
ランジスタ16は他のトランジスタ17,24,25と同一特性を
有する３個のトランジスタ71,72,73の共通接続により構
成されているから、このトランジスタ71,72,73の１個あ
たりに流れる電流は、ICS/3となる。トランジスタの動
作電圧と電流との関係は、次式が成立する。
ここで、Ｉは動作エミッタ電流、Ｖは動作ベース・エミ
ッタ間電圧、I0は飽和電流密度、ｑは電荷量、ｎはエミ
ッション係数、ｋはボルツマン定数、Ｔは温度。
ッタ間電圧、I0は飽和電流密度、ｑは電荷量、ｎはエミ
ッション係数、ｋはボルツマン定数、Ｔは温度。
第４図に示すように、トランジスタ71,72,73,17,25,24
に定電流ICSが流れた時のベース・エミッタ間電圧をVF
とすると、３個のトランジスタ71,72,73は電流が分流す
るため、ΔVF28mVだけ、低い動作電圧となる。
に定電流ICSが流れた時のベース・エミッタ間電圧をVF
とすると、３個のトランジスタ71,72,73は電流が分流す
るため、ΔVF28mVだけ、低い動作電圧となる。
これにより、クロック信号高位から低位（HI→LO）時
に、第４図に示す通り、マスター側がデータ保持からデ
ータ読み込み動作に移行するのが、スレイブ側がデータ
読み込みからデータ保持動作に移行するのに比べ、低電
位側の基準電位VR2よりΔVFだけ低い電位で行なわれる
ため、時間差ΔＴだけ遅く、データスルーを防止するこ
とができる。
に、第４図に示す通り、マスター側がデータ保持からデ
ータ読み込み動作に移行するのが、スレイブ側がデータ
読み込みからデータ保持動作に移行するのに比べ、低電
位側の基準電位VR2よりΔVFだけ低い電位で行なわれる
ため、時間差ΔＴだけ遅く、データスルーを防止するこ
とができる。
尚、第４図において、レベル90はトランジスタ71,72,73
の動作電圧、レベル91はトランジスタ17,25,24の動作電
圧である。
の動作電圧、レベル91はトランジスタ17,25,24の動作電
圧である。
本実施例のマスタースレイブ型フリップフロップ回路で
は、同一特性を有するトランジスタをマスター側並びに
スレーブ側の低電位側の差動回路に用い、マスター側の
クロック信号が入力するトランジスタ16のみ３個のトラ
ンジスタを並列接続することにより、動作電圧に差を用
けることで、製造バラツキや温度変化等に対して安定し
て、マスター側とスレーブ側との低電位側の差動回路の
動作に時間差をつけることができる。
は、同一特性を有するトランジスタをマスター側並びに
スレーブ側の低電位側の差動回路に用い、マスター側の
クロック信号が入力するトランジスタ16のみ３個のトラ
ンジスタを並列接続することにより、動作電圧に差を用
けることで、製造バラツキや温度変化等に対して安定し
て、マスター側とスレーブ側との低電位側の差動回路の
動作に時間差をつけることができる。
第２図は本発明の第２の実施例のフリップフロップ回路
である縦型２段ECL構成のマスタースレイブ型フリップ
フロップを示す回路図である。第２図において、本実施
例のフリップフロップ回路は、第１図のトランジスタ群
16がなく、かわりに３つのトランジスタ51,52,53からな
るトランジスタ群54を備えている。その他の部分は、第
１図と同様である。本実施例では、スレーブ側の差動回
路の基準電位VR2が入力するトランジスタ群54に他のク
ロック信号入力側のトランジスタ25やマスター側の差動
トランジスタ16,17と同一形状同一製法のトランジスタ5
1,52,53を３個コレクタ・ベース・エミッタをそれぞれ
共通に接続し、１個のトランジスタとして共通動作を行
なう回路構成を採る。
である縦型２段ECL構成のマスタースレイブ型フリップ
フロップを示す回路図である。第２図において、本実施
例のフリップフロップ回路は、第１図のトランジスタ群
16がなく、かわりに３つのトランジスタ51,52,53からな
るトランジスタ群54を備えている。その他の部分は、第
１図と同様である。本実施例では、スレーブ側の差動回
路の基準電位VR2が入力するトランジスタ群54に他のク
ロック信号入力側のトランジスタ25やマスター側の差動
トランジスタ16,17と同一形状同一製法のトランジスタ5
1,52,53を３個コレクタ・ベース・エミッタをそれぞれ
共通に接続し、１個のトランジスタとして共通動作を行
なう回路構成を採る。
本実施例のマスタースレイブ型フリップフロップ回路で
は、第５図に示すように、データ読み込み保持の機能を
制御するスレイブ側の差動回路の低電位側の基準電位VR
2が入力するトランジスタ群54の動作電圧をΔVFだけ低
くすることで、スレイブ側がデータ読み込みからデータ
保持動作に移行するのがマスター側がデータ保持からデ
ータ読み込み動作に移行するのに比べ、時間ΔＴだけ早
く、データスルーを防止することができる。
は、第５図に示すように、データ読み込み保持の機能を
制御するスレイブ側の差動回路の低電位側の基準電位VR
2が入力するトランジスタ群54の動作電圧をΔVFだけ低
くすることで、スレイブ側がデータ読み込みからデータ
保持動作に移行するのがマスター側がデータ保持からデ
ータ読み込み動作に移行するのに比べ、時間ΔＴだけ早
く、データスルーを防止することができる。
尚、第５図において、レベル92はトランジスタ16,17の
動作電圧、レベル93はトランジスタ51,52,53の動作電
圧、レベル94はトランジスタ25の動作電圧である。
動作電圧、レベル93はトランジスタ51,52,53の動作電
圧、レベル94はトランジスタ25の動作電圧である。
本発明の第1,第２の実施例のフリップフロップ回路は、
縦型２段ECL構成のマスタースレイブ型フリップフロッ
プ回路において、クロック信号により動作する低電位側
の差動回路を構成するトランジスタに他の低電位側の差
動トランジスタと動作電圧の異なるトランジスタを用い
たことを特徴とし、トランジスタの動作電圧を変える具
体的な手段として、同一形状のトランジスタを複数個コ
レクタ・ベース・エミッタそれぞれ共通に接続し（並列
接続し）１個のトランジスタとして共通動作させるよう
にしている。
縦型２段ECL構成のマスタースレイブ型フリップフロッ
プ回路において、クロック信号により動作する低電位側
の差動回路を構成するトランジスタに他の低電位側の差
動トランジスタと動作電圧の異なるトランジスタを用い
たことを特徴とし、トランジスタの動作電圧を変える具
体的な手段として、同一形状のトランジスタを複数個コ
レクタ・ベース・エミッタそれぞれ共通に接続し（並列
接続し）１個のトランジスタとして共通動作させるよう
にしている。
以上説明したように、本発明は、縦型２段ECL構成のマ
スタースレイブ型フリップフロップ回路においてクロッ
ク信号が入力する２段目の差動回路を構成するトランジ
スタに動作電位の異なるトランジスタを用いることによ
り、従来技術の欠点であった抵抗の製造バラツキや温度
依存性等による抵抗値の変動により、クロック入力信号
のノイズマージンを減少させることなく、安定してデー
タスルーを防止できる効果がある。
スタースレイブ型フリップフロップ回路においてクロッ
ク信号が入力する２段目の差動回路を構成するトランジ
スタに動作電位の異なるトランジスタを用いることによ
り、従来技術の欠点であった抵抗の製造バラツキや温度
依存性等による抵抗値の変動により、クロック入力信号
のノイズマージンを減少させることなく、安定してデー
タスルーを防止できる効果がある。
第１図は本発明の第１の実施例である縦型２段ECL構成
のマスタースレーブ型フリップフロップ回路の回路図、
第２図は本発明の第２の実施例である縦型２段ECL構成
のマスタースレーブ型フリップフロップ回路の回路図、
第３図，第４図，第５図はいずれもデータスルー防止の
動作を模式的に示したタイミング図、第６図は従来の縦
型２段ECL構成のマスタースレイブ型フリップフロップ
回路の回路図である。 １……クロック信号入力端子、２……データ信号入力端
子、3,4……出力信号端子、５……高電位側の電源電圧
端子、６……低電位側の電源電圧端子、11……入力のエ
ミッタホロワトランジスタ、41……入力のエミッタホロ
ワ抵抗、28,29……出力のエミッタホロワトランジス
タ、39,40……出力のエミッタホロワ抵抗、12乃至17…
…マスター側の差動トランジスタ、20乃至25……スレー
ブ側の差動トランジスタ、18,19……エミッタホロワト
ランジスタ、26,27……エミッタホロワトランジスタ、3
1,32……コレクタ負荷抵抗、35,36……コレクタ負荷抵
抗、33,34……エミッタホロワ抵抗、37,38……エミッタ
ホロワ抵抗、80,81,82……定電流源。
のマスタースレーブ型フリップフロップ回路の回路図、
第２図は本発明の第２の実施例である縦型２段ECL構成
のマスタースレーブ型フリップフロップ回路の回路図、
第３図，第４図，第５図はいずれもデータスルー防止の
動作を模式的に示したタイミング図、第６図は従来の縦
型２段ECL構成のマスタースレイブ型フリップフロップ
回路の回路図である。 １……クロック信号入力端子、２……データ信号入力端
子、3,4……出力信号端子、５……高電位側の電源電圧
端子、６……低電位側の電源電圧端子、11……入力のエ
ミッタホロワトランジスタ、41……入力のエミッタホロ
ワ抵抗、28,29……出力のエミッタホロワトランジス
タ、39,40……出力のエミッタホロワ抵抗、12乃至17…
…マスター側の差動トランジスタ、20乃至25……スレー
ブ側の差動トランジスタ、18,19……エミッタホロワト
ランジスタ、26,27……エミッタホロワトランジスタ、3
1,32……コレクタ負荷抵抗、35,36……コレクタ負荷抵
抗、33,34……エミッタホロワ抵抗、37,38……エミッタ
ホロワ抵抗、80,81,82……定電流源。
Claims (3)
- 【請求項１】高電位側に位置してデータが入力する第１
の差動回路と前記データを保持する第２の差動回路と低
電位側に位置して前記第1,及び第２の差動回路を制御す
る第３の差動回路とを有するマスター側のラッチ回路
と、前記高電位側に位置してマスター部の出力信号が入
力する第４の差動回路と前記第４の差動回路の出力信号
データを保持する第５の差動回路と前記低電位側に位置
して前記第4,及び第５の差動回路を制御する第６の差動
回路とを有するスレーブ側のラッチ回路とを備えた縦型
２段ECLからなるマスタースレイブ型のフリップフロッ
プ回路において、クロック信号により動作する前記低電
位側の差動回路を構成するトランジスタとして、他の低
電位側の差動トランジスタと動作電圧の異なるトランジ
スタを用いたことを特徴とするフリップフロップ回路。 - 【請求項２】マスター側の第３の差動回路を構成するト
ランジスタのクロック信号入力側のトランジスタが、基
準電位側のトランジスタと同一形状のトランジスタを複
数個並列接続したものである請求項（１）記載のフリッ
プフロップ回路。 - 【請求項３】スレーブ側の第６の差動回路を構成するト
ランジスタの基準電位側のトランジスタが、クロック信
号入力側のトランジスタと同一形状のトランジスタを複
数個並列接続したものである請求項（１）記載のフリッ
プフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291334A JPH0720053B2 (ja) | 1988-11-17 | 1988-11-17 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291334A JPH0720053B2 (ja) | 1988-11-17 | 1988-11-17 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135913A JPH02135913A (ja) | 1990-05-24 |
| JPH0720053B2 true JPH0720053B2 (ja) | 1995-03-06 |
Family
ID=17767573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291334A Expired - Lifetime JPH0720053B2 (ja) | 1988-11-17 | 1988-11-17 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720053B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2856102B2 (ja) * | 1995-03-17 | 1999-02-10 | 日本電気株式会社 | フリップフロップ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE8021563U1 (de) * | 1980-08-12 | 1984-03-15 | Walter Kieninger KG, 7630 Lahr | Fraeswerkzeug zum fraesen von rillen, insbesondere kugelbahnen homokinetischer gelenke |
-
1988
- 1988-11-17 JP JP63291334A patent/JPH0720053B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135913A (ja) | 1990-05-24 |
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