JPH0720089B2 - １ビツトシフト回路 - Google Patents
１ビツトシフト回路Info
- Publication number
- JPH0720089B2 JPH0720089B2 JP1082947A JP8294789A JPH0720089B2 JP H0720089 B2 JPH0720089 B2 JP H0720089B2 JP 1082947 A JP1082947 A JP 1082947A JP 8294789 A JP8294789 A JP 8294789A JP H0720089 B2 JPH0720089 B2 JP H0720089B2
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- signal
- multiplexing
- signals
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000011084 recovery Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、多重化装置において、フレーム同期復帰時
間、前方保護時間および後方保護時間を測定する際の試
験用回路である１ビツトシフト回路に関する。
間、前方保護時間および後方保護時間を測定する際の試
験用回路である１ビツトシフト回路に関する。
（従来の技術） フレーム同期復帰時間測定のための１ビツトシフト回路
の従来例としては、多重化された後、高速部において１
ビツトシフトを行う回路がある。
の従来例としては、多重化された後、高速部において１
ビツトシフトを行う回路がある。
第４図はこの従来の１ビツトシフト回路の一例を示す回
路図である。
路図である。
多重化されたデータを１ビツト遅延回路401で遅延さ
せ、選択回路402で１ビツト遅延回路401の出力を選択す
ることにより、１ビツト分シフトしたデータが得られ
る。
せ、選択回路402で１ビツト遅延回路401の出力を選択す
ることにより、１ビツト分シフトしたデータが得られ
る。
（発明が解決しようとする課題） さて、従来の１ビツトシフト回路は、多重化後の高速部
で処理を行つているので、１ビツト遅延回路を通るデー
タと通らないデータとの間に、ゲート、配線等の遅延に
より生ずる位相差を考慮しなければならず、信号速度が
高速になる程、回路実現が困難になつてくるという欠点
がある。
で処理を行つているので、１ビツト遅延回路を通るデー
タと通らないデータとの間に、ゲート、配線等の遅延に
より生ずる位相差を考慮しなければならず、信号速度が
高速になる程、回路実現が困難になつてくるという欠点
がある。
本発明の目的は信号速度が高速になつても、正確に１ビ
ツトシフトが行なえる１ビツトシフト回路を提供するこ
とにある。
ツトシフトが行なえる１ビツトシフト回路を提供するこ
とにある。
（課題を解決するための手段） 前記目的を達成するために本発明による１ビツトシフト
回路は送信の場合、 （n;自然数）なる伝送速度の信号をｎ多重し、anビツト
（a;自然数）からなるフレームパターンを有するf bit/
sの信号を送出し、受信の場合、フレーム同期をとつた
後、ｎ本の なる伝送速度の信号に分離する多重変換装置に付設さ
れ、フレーム同期復帰時間、前方保護時間、および後方
保護時間を測定する際に１ビツト分遅延させる１ビツト
シフト回路において、送信側の第１の の信号と、第ｎの の信号を１ビツト遅延させた信号の一方を制御信号によ
り選択する第１の選択回路と、第ｍの の信号と、第ｍ−１の の信号の一方を制御信号により選択する第ｍの選択回路
（２≦ｍ≦n,m;自然数）と、前記第１から第ｎまでの選
択回路出力をｎ多重する多重化回路とからなり、ｎ個の
選択回路出力を制御信号により同時に切り換えることに
より多重化後のf bit/s信号を１ビツト後方および前方
にシフトさせるように構成してある。
回路は送信の場合、 （n;自然数）なる伝送速度の信号をｎ多重し、anビツト
（a;自然数）からなるフレームパターンを有するf bit/
sの信号を送出し、受信の場合、フレーム同期をとつた
後、ｎ本の なる伝送速度の信号に分離する多重変換装置に付設さ
れ、フレーム同期復帰時間、前方保護時間、および後方
保護時間を測定する際に１ビツト分遅延させる１ビツト
シフト回路において、送信側の第１の の信号と、第ｎの の信号を１ビツト遅延させた信号の一方を制御信号によ
り選択する第１の選択回路と、第ｍの の信号と、第ｍ−１の の信号の一方を制御信号により選択する第ｍの選択回路
（２≦ｍ≦n,m;自然数）と、前記第１から第ｎまでの選
択回路出力をｎ多重する多重化回路とからなり、ｎ個の
選択回路出力を制御信号により同時に切り換えることに
より多重化後のf bit/s信号を１ビツト後方および前方
にシフトさせるように構成してある。
（実 施 例） 以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明による１ビツトシフト回路の一実施例を
示す回路図である。図において、101は、＃ｎの 信号を１ビツト遅延させるための１ビツト遅延回路、10
2〜104は第１の選択回路〜第ｎの選択回路、105は多重
化回路である。
示す回路図である。図において、101は、＃ｎの 信号を１ビツト遅延させるための１ビツト遅延回路、10
2〜104は第１の選択回路〜第ｎの選択回路、105は多重
化回路である。
第２図は、第１図の選択回路でＡ側の入力を選択した場
合の多重化回路105の入出力を示した図である。＃１の 信号の先頭ビツトF1から＃ｎの 信号の先頭ビツトFnまでのｎビツトでフレームパターン
が構成されている。
合の多重化回路105の入出力を示した図である。＃１の 信号の先頭ビツトF1から＃ｎの 信号の先頭ビツトFnまでのｎビツトでフレームパターン
が構成されている。
第３図は第１図の選択回路でＢ側の入力を選択した場合
の多重化回路105の入出力を示した図である。
の多重化回路105の入出力を示した図である。
選択回路が第２図のＡ側の入力を選択している状態から
Ｂ側入力を選択する状態に切り換えると、第３図に示す
ように多重化回路出力が１ビツト後方にシフトする。ま
た、選択回路がＢ側入力を選択している状態からＡ側入
力を選択する状態に切り換えると多重化回路出力が１ビ
ツト前方にシフトする。これにより、多重化前の低速側
での処理により多重化後の高速側出力を１ビツト前方ま
たは後方にシフトできるので、ゲート、配線等の遅延を
あまり考慮しないで、容易に回路実現が可能となる。
Ｂ側入力を選択する状態に切り換えると、第３図に示す
ように多重化回路出力が１ビツト後方にシフトする。ま
た、選択回路がＢ側入力を選択している状態からＡ側入
力を選択する状態に切り換えると多重化回路出力が１ビ
ツト前方にシフトする。これにより、多重化前の低速側
での処理により多重化後の高速側出力を１ビツト前方ま
たは後方にシフトできるので、ゲート、配線等の遅延を
あまり考慮しないで、容易に回路実現が可能となる。
（発明の効果） 以上、説明したように、本発明は、多重化前の低速側
で、多重化回路に入力される信号を並べ換え、多重化後
の高速側の信号を１ビツト前方または後方にシフトする
ことにより、ゲート、配線等の遅延をあまり考慮しない
で容易に１ビツトシフト回路が実現できるという効果が
ある。
で、多重化回路に入力される信号を並べ換え、多重化後
の高速側の信号を１ビツト前方または後方にシフトする
ことにより、ゲート、配線等の遅延をあまり考慮しない
で容易に１ビツトシフト回路が実現できるという効果が
ある。
第１図は、本発明による１ビツトシフト回路の一実施例
を示すブロツク図、第２図は第１図の選択回路でＡ側の
入力を選択した場合の多重化回路の入出力関係を示す
図、第３図は第１図の選択回路でＢ側入力を選択した場
合の多重化回路の入出力関係を示す図、第４図は従来の
１ビツトシフト回路の例を示す図である。 101……１ビツト遅延回路 102……第１の選択回路 103……第２の選択回路 104……第ｎの選択回路 105……多重化回路 106……制御信号入力端子 107……多重化回路出力端子 201……第１の選択回路出力 202……第２の選択回路出力 203……第ｎの選択回路出力 204……多重化回路出力 301……第１の選択回路出力 302……第２の選択回路出力 303……第ｎの選択回路出力 304……多重化回路出力 401……１ビツト遅延回路 402……選択回路
を示すブロツク図、第２図は第１図の選択回路でＡ側の
入力を選択した場合の多重化回路の入出力関係を示す
図、第３図は第１図の選択回路でＢ側入力を選択した場
合の多重化回路の入出力関係を示す図、第４図は従来の
１ビツトシフト回路の例を示す図である。 101……１ビツト遅延回路 102……第１の選択回路 103……第２の選択回路 104……第ｎの選択回路 105……多重化回路 106……制御信号入力端子 107……多重化回路出力端子 201……第１の選択回路出力 202……第２の選択回路出力 203……第ｎの選択回路出力 204……多重化回路出力 301……第１の選択回路出力 302……第２の選択回路出力 303……第ｎの選択回路出力 304……多重化回路出力 401……１ビツト遅延回路 402……選択回路
Claims (1)
- 【請求項１】送信の場合、 （n;自然数）なる伝送速度の信号をｎ多重し、anビツト
（a;自然数）からなるフレームパターンを有するf bit/
sの信号を送出し、受信の場合、フレーム同期をとつた
後、ｎ本の なる伝送速度の信号に分離する多重変換装置に付設さ
れ、フレーム同期復帰時間、前方保護時間、および後方
保護時間を測定する際に１ビツト分遅延させる１ビツト
シフト回路において、送信側の第１の の信号と、第ｎの の信号を１ビツト遅延させた信号の一方を制御信号によ
り選択する第１の選択回路と、第ｍの の信号と、第ｍ−１の の信号の一方を制御信号により選択する第ｍの選択回路
（２≦ｍ≦n,m;自然数）と、前記第１から第ｎまでの選
択回路出力をｎ多重する多重化回路とからなり、ｎ個の
選択回路出力を制御信号により同時に切り換えることに
より多重化後のf bit/s信号を１ビツト後方および前方
にシフトさせることを特徴とする１ビツトシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082947A JPH0720089B2 (ja) | 1989-03-31 | 1989-03-31 | １ビツトシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082947A JPH0720089B2 (ja) | 1989-03-31 | 1989-03-31 | １ビツトシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02261235A JPH02261235A (ja) | 1990-10-24 |
| JPH0720089B2 true JPH0720089B2 (ja) | 1995-03-06 |
Family
ID=13788413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1082947A Expired - Lifetime JPH0720089B2 (ja) | 1989-03-31 | 1989-03-31 | １ビツトシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720089B2 (ja) |
-
1989
- 1989-03-31 JP JP1082947A patent/JPH0720089B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02261235A (ja) | 1990-10-24 |
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