JPS6232738A - デ−タバス多重高速化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 バス使用要求タイミング信号を出力制御用として与えら
れるとともに、バス制御タイミングクロックを遅延した
遅延タイミングクロックと、入力データとをそれぞれ入
力として与えられるバスドライバによってデータバス多
重回路を構成して、データを時分割でバスに接続するよ
うにしたので、各ブロックからのデータを高速でバスに
対して多重化することができる。

〔産業上の利用分野〕

本発明はディジタル多重化装置に係り、特にディジタル
多重化装置のデータバス多重回路において、高速動作時
においても正常に多重化を行うことができるデータバス
多重高速化回路に関するものである。

データバス多重回路においては、第４図に示されるよう
に、多数のブロックｆｉｌ　、　＋２１　、　（３）　
、−、＋ｎ１（ｎは任意の整数）を共通のデータバス１
０に時分割で接続して、各ブロックからのデータをバス
形式で多重化するが、この際、できるだけ高速で多重化
を行い得ることが要望される。

〔従来の技術〕

従来、データをバス形式で多重化する場合には、バスの
使用を要求するタイミング信号を作成し、これを用いて
バスデータドライバを制御して、各ブロックからバスに
データを出力するようにしたデータバス多重回路が用い
られている。

第５図はデータバス多重回路におけるバストライバの例
を示したものであって、（ｉｌｌはオープンコレクタゲ
ート１１からなるバスドライバ、（ｂ）はスリーステー
トゲート１２からなるバスドライバである。

両図において３はバスドライバ人力データを示し、４は
バス使用要求タイミング信号を示している。

バス使用要求タイミング信号４は、バス制御タイミング
クロックの各周期ごとに順次各ブロックに割り当てられ
たデータバス使用周期に対応して、各ブロックのデータ
バス多重回路に与えられるものである。

このように従来のバスドライバにおいては、オープンコ
レクタゲートの場合は入力データ３とバス使用要求タイ
ミング信号４とをゲーティングし、スリースチートゲ−
１・の場合はデータ３を入力とし、バス使用要求タイミ
ング信号４をイネーブル信号としてデータの出力制御を
行っている。

第６図はこの場合における各部の信号を示したものであ
って、■はデータバス使用周期を示し、１゛は１個のブ
ロックに対する時分割使用周期を示している。２はバス
制御用タイミングクロックであって、周期Ｔに同期して
与えられる。５はこの場合のバスドライバ出力データを
示したものであって、その波形はもとの入力データ３か
ら変化し、バス使用要求タイミング信号４がオフとなっ
ても出力は急速に立ち上がらず、長く尾を引いたものと
なって、次のタイミングに出力されるべき他のブロック
のデータに悪影丞を及ぼし、正常な多重化を行うことが
できない。

〔発明が解決しようとする問題点〕

このため従来のデータバス多重回路においては、第６図
５に示す波形変化の影響が生じない程度の速度で使用し
なければならず、十分な高速化を行うことができなかっ
た。

〔問題点を解決するための手段〕

第１図は本発明の原理的構成を示したものである。

１０１はデータバス多重回路であって、バスドライバ１
０２を具えてなり、それぞれのブロックからのデータを
バス１０に対して時分割で多重化する。

バスドライバ１０２は、バス使用要求タイミング信号を
出力制御用として与えられ、バス制御用タイミングクロ
ックを遅延した遅延タイミングクロックと、入力データ
とをそれぞれ入力として与えられる。

〔作　用〕

バスドライバ１０２はバス使用要求タイミング信号を出
力制御用として与えられ、バス制御用タイミングクロッ
クを遅延した遅延タイミングクロックと、入力データと
をそれぞれ入力として与えられるので、出力信号の立ち
上がりは遅延タイミングクロックによって定まり、出力
信号が尾を引くことはない。

〔実施例〕

第２図は本発明のデータバス多重高速化回路の一実施例
におけるバスドライバの構成例を示したものである。（
１１）はオープンコレクタゲート２１からなるバスドラ
イバ、（ｂｌはスリーステートゲート２２からなるバス
ドライバをそれぞれ示し、第４図に示されたデータバス
多重回路に適用される。両図においては、第５図におけ
ると同じ信号を同じ番号で示し、６はバス制御用遅延タ
イミングクロックを示し、７はバスドライバ出力データ
である。

このよう、に本発明の場合のバスドライバにおいては、
オープンコレクタゲートの場合は入力データ３とバス使
用要求タイミング信号４とに対してｉ！！延タイミング
クロック６をゲーティングし、スリーステートゲートの
場合は入力データ３と遅延タイミングクロック６をゲー
ティングし、バス使用要求タイミング信号４をイネーブ
ル信号としてデータの出力制御を行う。

第３図は本発明のデータバス多重高速化回路における各
部信号を示したものであって、データバス使用周期１．
バス制御用タイミングクロック２゜、バスドライバ入力
データ３．バス使用要求タイミング信号４は第６図の場
合と同様である。

バス制御用遅延タイミングクロック６はバス制御用タイ
ミングクロック２を適当な時間遅延させたものであって
、それがハイレベルになる期間はバス使用要求タイミン
グ信号４がハイレベルになる期間の中間になるように選
ばれている。

７はこの場合のバスドライバ出力データを示したもので
ある。第２図ｆａｌのオープンコレクタゲートの場合は
、バス使用要求タイミング信号４と遅延タイミングクロ
ック６との両者がハイレベルのときのみ、入力データ３
に対する出力データが生じるので、従って出力データ７
は第３図に示すように、尾を引くことなく急速に立ち上
がり、その後バス使用要求タイミング信号４によってゲ
ートが閉しられる。

また第２図（ｂｌのスリーステートゲートの場合は、イ
ネーブル信号がローレベルの状態では出力信号が入力信
号に追随しなくなるが、イネーブル信号がハイレベルの
状態ではこのようなことはなく、出力信号は入力信号の
状態によって定まる。従ってこの場合も出力データ７は
遅延タイミングクロック６がハイレベルとなる期間内に
おける入力データ３によって決定され、第３図に示すよ
うに尾を引くことなく急速に立ち上がる。

〔発明の効果〕

以上説明したように本発明のデータバス多重高速化回路
によれば、出力波形は入力波形に忠実に追随し、各ブロ
ックに対する時分割使用周期Ｔが短くなっても、出力波
形が尾を引いて次の周期における他のブロックのデータ
に干渉することがなく正常なデータ多重を行うことがで
き、従ってデータバスにおいて高速動作を行わせること
が可能になる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例におけるバスドライバの構成例を示す図、 第３図は本発明のデータバス多重高速化回路における各
部信号を示す図・ 第４図はディジタル多重化装置の構成を示す図、第５図
は従来のバスドライバの構成例を示す図、第６図は従来
のデータバス多重回路における各部信号を示す図である
。 ｆｉｌ　、　（２１、ｆ３）　、　−・、　（ｎ）　ニ
ブロック１０：データバス ２１：オープンコレクタゲート、 ２２ニスリーステートゲート

Claims (1)

1. 【特許請求の範囲】 バス制御タイミングクロックのそれぞれの周期ごとに順
   次各ブロックに割り当てられたデータバス使用周期にお
   いて、各ブロックにおける入力データをそれぞれのデー
   タバス多重回路（１０１）を経てデータバス使用周期に
   対応するバス使用要求タイミング信号に応じて時分割に
   バス（１０）に接続して多重化するディジタル多重化装
   置において、前記各データバス多重回路（１０１）が、 前記バス使用要求タイミング信号を出力制御用として与
   えられるとともに、前記バス制御用タイミングクロック
   を遅延した遅延タイミングクロックと、前記入力データ
   とをそれぞれ入力として与えられるバスドライバ（１０
   ２）を具えてなることを特徴とするデータバス多重高速
   化回路。