JPH07201184A

JPH07201184A - 半導体記憶装置

Info

Publication number: JPH07201184A
Application number: JP5354066A
Authority: JP
Inventors: Yoshikazu Saito; 良和斉藤; Satoshi Kawabata; 諭川畑; Yoshiaki Umekawa; 善昭梅川; Yasuhiko Sugimura; 康彦杉村
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】分割ワード線方式を採るスタティック型ＲＡ
Ｍ等の信頼性を低下させることなく、チップ面積を削減
してその低コスト化を図り、ワード線選択動作を高速化
してそのアクセスタイムを高速化する。【構成】分割ワード線方式を採るスタティック型ＲＡ
Ｍ等において、分割された複数のメモリアレイＡＲＹ０
〜ＡＲＹ３に共通にＸアドレスデコーダＸＤを設け、そ
の出力信号つまりワード線デコード信号を、金属配線層
からなり対応するメモリセルＭＣの上層に配置されたメ
インワード線ＭＷ０Ｂ〜ＭＷ５１１Ｂを介して複数のサ
ブワード線駆動回路ＳＤ０〜ＳＤ３に伝達するととも
に、メモリアレイを構成するサブワード線ＳＷ０〜ＳＷ
５１１を、単一層のポリシリコン層によりメモリセルＭ
Ｃの選択ＭＯＳＦＥＴのゲートとして単一パターンで形
成し、各サブワード線に対応して、金属配線層からなり
対応するメモリセルＭＣの上層に配置されしかも対応す
るサブワード線ＳＷ０〜ＳＷ５１１に複数個所で結合さ
れるワードシャント線ＳＳＷ０〜ＳＳＷ５１１を設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、いわゆる分割ワード線方式を採るスタティ
ック型ＲＡＭ（ランダムアクセスメモリ）ならびにその
高速化及び低コスト化に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】スタティック型メモリセルが格子状に配
置されてなるメモリアレイをその基本構成要素とするス
タティック型ＲＡＭがある。また、このようなスタティ
ック型ＲＡＭ等において、メモリアレイをワード線の延
長方向に分割してワード線負荷を軽減し、ワード線選択
動作の高速化を図る分割ワード線方式がある。

【０００３】分割ワード線方式を採るスタティック型Ｒ
ＡＭについては、例えば、『ＩＥＥＥＪＯＵＲＮＡＬ
ＯＦＳＯＬＩＤＳＴＡＴＥＣＩＲＣＵＩＴＯ
ｃｔ．１９９０，Ｖｏｌ．２５，Ｎｏ．５，ｐｐ．１０
５７−１０６２』に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような分割ワード線方式を採る
高速スタティック型ＲＡＭを開発した。このスタティッ
ク型ＲＡＭは、例えば図７に示されるように、メモリア
レイＡＲＹ０Ｌ及びＡＲＹ０Ｒ等に対応して設けられる
ＸアドレスデコーダＸＤ０等を備え、これらのＸアドレ
スデコーダは、ワード線Ｗ０Ｌ〜Ｗ５１１ＬならびにＷ
０Ｒ〜Ｗ５１１Ｒに対応して設けられる単位ワード線駆
動回路ＵＷＤ０〜ＵＷＤ５１１をそれぞれ含む。単位ワ
ード線駆動回路ＵＷＤ０〜ＵＷＤ５１１は、プリデコー
ド信号ＸＰ０〜ＸＰｋを対応する所定の組み合わせで受
ける２入力のナンド（ＮＡＮＤ）ゲートと、その一方の
入力端子に対応するナンドゲートの出力信号を受けその
他方の入力端子に対応する反転選択駆動信号ＷＤ０Ｂ
（ここで、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号等については、その名称の末
尾にＢを付して表す。以下同様）等を受ける一対のノア
（ＮＯＲ）ゲートとを含む。

【０００５】これにより、メモリアレイＡＲＹ０Ｌ及び
ＡＲＹ０Ｒを構成するワード線Ｗ０Ｌ〜Ｗ５１１Ｌなら
びにＷ０Ｒ〜Ｗ５１１Ｒは、プリデコード信号ＸＰ０〜
ＸＰｋが対応する組み合わせでハイレベルとされかつ対
応する反転選択駆動信号ＷＤ０Ｂ等がロウレベルとされ
るとき、選択的にハイレベルの選択状態とされる。この
とき、ワード線Ｗ０Ｌ〜Ｗ５１１ＬならびにＷ０Ｒ〜Ｗ
５１１Ｒ等の選択動作は、ワード線分割によりその負荷
が軽減されかつＸアドレスデコーダＸＤ０等が各メモリ
アレイに対応して設けられることで高速化され、これに
よってスタティック型ＲＡＭのアクセスタイムが高速化
されるものとなる。

【０００６】ところが、スタティック型ＲＡＭの大規模
化・高速化が進み、ワード線つまりはメモリアレイの分
割数が増大すると、各メモリアレイに対応してＸアドレ
スデコーダを設ける図７の方式では、メモリアレイ及び
Ｘアドレスデコーダ部の回路素子数が増大し所要レイア
ウト面積が増大して、スタティック型ＲＡＭ等のチップ
面積が増大し、その低コスト化が制約を受けるものとな
る。

【０００７】これに対処するため、例えば図８に示され
るように、ＸアドレスデコーダＸＤを複数のメモリアレ
イで共有し、その出力信号つまりワード線デコード信号
をメインワード線ＭＷ０Ｂ〜ＭＷ５１１Ｂを介して複数
のメモリアレイに伝達するとともに、メモリアレイＡＲ
Ｙ０Ｌ及びＡＲＹ０Ｒ等に対応して実質的なデコード機
能を持たないサブワード線駆動回路ＳＤ０等を設け、チ
ップ面積の縮小を図る方法が採られる。しかし、この場
合、メモリアレイＡＲＹ０Ｌ及びＡＲＹ０Ｒ等を構成す
るサブワード線ＳＷ０Ｌ〜ＳＷ５１１ＬならびにＳＷ０
Ｒ〜ＳＷ５１１Ｒ等が、比較的分布抵抗値の大きなポリ
シリコン等により選択ＭＯＳＦＥＴのゲートとして単一
パターンで形成されるため、サブワード線の抵抗が大き
くなってその選択動作が遅くなり、スタティック型ＲＡ
Ｍ等の高速化が制約を受ける。また、サブワード線駆動
回路ＳＤ０等が対をなすメモリアレイＡＲＹ０Ｌ及びＡ
ＲＹ０Ｒ等の中間に配置されることから、比較的高集積
化しやすいメモリアレイと高集積化しにくい論理回路と
の接合数が多くなり、レイアウト効率が低下してスタテ
ィック型ＲＡＭ等のチップ面積が思うように縮小されな
い。

【０００８】さらに、この問題に対処するため、サブワ
ード線ＳＷ０Ｌ〜ＳＷ５１１ＬならびにＳＷ０Ｒ〜ＳＷ
５１１Ｒ等を比較的分布抵抗値の小さなシリサイド等に
より裏打ちし、その抵抗値を低減する方法も採られる
が、この場合、ウエハ工程等においてシリサイドが収縮
してゲート酸化膜にダメージを与え、これによって逆に
スタティック型ＲＡＭ等の信頼性が低下するという問題
が生じる。

【０００９】この発明の目的は、分割ワード線方式を採
るスタティック型ＲＡＭ等の信頼性を低下させることな
く、チップ面積を削減してその低コスト化を図り、ワー
ド線選択動作を高速化してそのアクセスタイムを高速化
することにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、分割ワード線方式を採るスタ
ティック型ＲＡＭ等において、分割された複数のメモリ
アレイに共通にＸアドレスデコーダを設け、その出力信
号つまりワード線デコード信号を、金属配線層からなり
対応するメモリセルの上層に配置されたメインワード線
を介して複数のサブワード線駆動回路に伝達するととも
に、各メモリアレイを構成するサブワード線を、単一層
のポリシリコンによりメモリセルの選択ＭＯＳＦＥＴの
ゲートとして単一パターンで形成し、各サブワード線に
対応して、金属配線層からなり対応するメモリセルの上
層に配置されしかも対応するサブワード線に複数個所で
結合されるワードシャント線を設ける。さらに、各メモ
リアレイに対応して設けられるサブワード線駆動回路
を、それぞれ隣接して配置される一対のメモリアレイの
内側に配置する。

【００１２】

【作用】上記した手段によれば、ウエハ工程における配
線層の収縮を防止しつつ、メモリアレイ及びＸアドレス
デコーダの所要レイアウト面積を削減できるとともに、
各メモリアレイを構成するサブワード線の分布抵抗を低
減し、ワード線の選択動作を高速化することができる。
この結果、分割ワード線方式を採るスタティック型ＲＡ
Ｍ等の信頼性を低下させることなく、チップ面積を削減
してその低コスト化を図り、そのアクセスタイムを高速
化することができる。

【００１３】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２及び図３には、図１のスタティック型ＲＡＭに
含まれるメモリアレイＡＲＹ０の一実施例の回路図及び
接続図がそれぞれ示され、図４には、図１のスタティッ
ク型ＲＡＭに含まれるＸアドレスデコーダＸＤの一実施
例の回路図が示されている。これらの図をもとに、まず
この実施例のスタティック型ＲＡＭの構成及び動作なら
びにその構成上の特徴について説明する。なお、図１の
各ブロックを構成する回路素子は、公知のＣＭＯＳ（相
補型ＭＯＳ）集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。また、以
下の回路図において、そのチャンネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴ（金属酸化物半導体型
電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴ
をして絶縁ゲート型電界効果トランジスタの総称とす
る）はＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。さらに、メ
モリアレイＡＲＹ０〜ＡＲＹ３に関する以下の説明は、
メモリアレイＡＲＹ０を例に進められるが、メモリアレ
イＡＲＹ１〜ＡＲＹ３についてはこれと同様な構成とさ
れるため、類推されたい。

【００１４】図１において、この実施例のスタティック
型ＲＡＭは、特に制限されないが、ワード線の延長方向
に分割され直列配置される４個のメモリアレイＡＲＹ０
〜ＡＲＹ３をその基本構成要素とする。スタティック型
ＲＡＭは、さらにメモリアレイＡＲＹ０〜ＡＲＹ３に対
応して設けられる４個のサブワード線駆動回路ＳＤ０〜
ＳＤ３を備え、これらのサブワード線駆動回路には、後
述するマット選択回路ＭＳから対応する選択駆動信号Ｗ
Ｄ０〜ＷＤ３がそれぞれ供給される。

【００１５】メモリアレイＡＲＹ０〜ＡＲＹ３は、図２
のメモリアレイＡＲＹ０に代表して示されるように、図
の水平方向に平行して配置される５１２本のサブワード
線ＳＷ０〜ＳＷ５１１と、垂直方向に平行して配置され
る１２８組の相補ビット線Ｂ０＊〜Ｂ１２７＊（ここ
で、例えば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０
Ｂをあわせて相補ビット線Ｂ０＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表す。以下同様）ならびにこれらのサ
ブワード線及び相補ビット線の交点に格子状に配置され
る５１２×１２８個つまり６５５３６個のスタティック
型メモリセルＭＣとをそれぞれ含む。これにより、メモ
リアレイＡＲＹ０〜ＡＲＹ３のそれぞれは、６５５３６
ビットつまりいわゆる６４キロビットの記憶容量を有す
るものとされ、スタティック型ＲＡＭは、４×６４キロ
ビットつまり２５６キロビットの記憶容量を有するもの
とされる。

【００１６】メモリアレイＡＲＹ０〜ＡＲＹ３を構成す
るメモリセルＭＣは、図２に例示されるように、そのゲ
ート及びドレインが互いに交差結合されたＮチャンネル
型の一対の駆動ＭＯＳＦＥＴＮ１及びＮ２をそれぞれ含
む。駆動ＭＯＳＦＥＴＮ１及びＮ２のソースは、回路の
接地電位に結合される。また、そのドレインは、対応す
る高抵抗負荷Ｒ１又はＲ２を介して回路の電源電圧に結
合されるとともに、Ｎチャンネル型の選択ＭＯＳＦＥＴ
Ｎ３又はＮ４を介して対応する相補ビット線Ｂ０＊〜Ｂ
１２７＊の非反転又は反転信号線に結合される。選択Ｍ
ＯＳＦＥＴＮ３及びＮ４のゲートは、対応するサブワー
ド線ＳＷ０〜ＳＷ５１１に結合される。なお、回路の電
源電圧は、＋５Ｖのような正の電源電圧とされる。

【００１７】この実施例において、サブワード線ＳＷ０
〜ＳＷ５１１は、後述するように、ポリシリコン単一層
からなり、メモリアレイＡＲＹ０〜ＡＲＹ３の対応する
行に配置された１２８個の選択ＭＯＳＦＥＴＮ３及びＮ
４のゲートとしてそれぞれ単一パターンで形成される。
また、メモリアレイＡＲＹ０〜ＡＲＹ３は、さらにサブ
ワード線ＳＷ０〜ＳＷ５１１と並列形態に設けられかつ
その中心部を含む３個所において対応するサブワード線
ＳＷ０〜ＳＷ５１１に結合される５１２本のワードシャ
ント線ＳＳＷ０〜ＳＳＷ５１１を含む。これらのワード
シャント線は、その分布抵抗値がポリシリコン層より充
分に小さな第１層のアルミニウム配線層からなる。この
結果、サブワード線ＳＷ０〜ＳＷ５１１は、図３に示さ
れるように、対応するワードシャント線ＳＳＷ０〜ＳＳ
Ｗ５１１により裏打ちされた形となり、これによってそ
の実質的な分布抵抗値が小さくされる。

【００１８】ところで、サブワード線駆動回路ＳＤ０〜
ＳＤ３は、図２のサブワード線駆動回路ＳＤ０に代表さ
れるように、メモリアレイＡＲＹ０〜ＡＲＹ３のワード
シャント線ＳＳＷ０〜ＳＳＷ５１１つまりサブワード線
ＳＷ０〜ＳＷ５１１に対応して設けられる５１２個の単
位サブワード線駆動回路ＵＳＤ０〜ＵＳＤ５１１をそれ
ぞれ含む。これらの単位サブワード線駆動回路は、図３
の単位サブワード線駆動回路ＵＳＤ０に代表して示され
るように、選択駆動信号線ＷＤ０〜ＷＤ３と対応するワ
ードシャント線ＳＳＷ０〜ＳＳＷ５１１との間に設けら
れるＰチャンネルＭＯＳＦＥＴＰ６と、対応するワード
シャント線ＳＳＷ０〜ＳＳＷ５１１と回路の接地電位と
の間に並列形態に設けられる２個のＮチャンネルＭＯＳ
ＦＥＴＮ５及びＮ６とをそれぞれ含む。このうち、ＭＯ
ＳＦＥＴＮ５のゲートには、選択駆動信号ＷＤ０〜ＷＤ
３のインバータＶ１による反転信号が供給される。ま
た、ＭＯＳＦＥＴＰ６及びＮ６のゲートには、Ｘアドレ
スデコーダＸＤから対応するメインワード線ＭＷ０Ｂ〜
ＭＷ５１１Ｂを介して、対応するワード線デコード信号
ＭＷ０Ｂ〜ＭＷ５１１Ｂがそれぞれ共通に供給される。

【００１９】なお、メインワード線ＭＷ０Ｂ〜ＭＷ５１
１Ｂは、後述するように、第１層のアルミニウム配線層
からなり、メモリアレイＡＲＹ０〜ＡＲＹ３の対応する
行に配置された合計５１２個のメモリセルＭＣの上層に
直線的に配置される。また、これらのメインワード線を
介して伝達されるワード線デコード信号ＭＷ０Ｂ〜ＭＷ
５１１Ｂは、通常回路の電源電圧のようなハイレベルと
され、スタティック型ＲＡＭが選択状態とされとき、Ｘ
アドレス信号ＡＸ０〜ＡＸ８つまりは内部アドレス信号
Ｘ０〜Ｘ８に従って択一的に回路の接地電位のようなロ
ウレベルとされる。さらに、選択駆動信号ＷＤ０〜ＷＤ
３は、通常ロウレベルとされ、スタティック型ＲＡＭが
選択状態とされるとき、Ｚアドレス信号ＡＺ０〜ＡＺ１
つまりは内部アドレス信号Ｚ０〜Ｚ１に従って択一的に
ハイレベルとされる。

【００２０】これらのことから、メモリアレイＡＲＹ０
〜ＡＲＹ３を構成するサブワード線ＳＷ０〜ＳＷ５１１
は、対応する選択駆動信号ＷＤ０〜ＷＤ３がハイレベル
とされかつ対応するワード線デコード信号ＭＷ０Ｂ〜Ｍ
Ｗ５１１Ｂがロウレベルとされることを条件に、言い換
えるならばＸアドレス信号ＡＸ０〜ＡＸ８ならびにＺア
ドレス信号ＡＺ０〜ＡＺ１の論理レベルが対応する組み
合わせとされることを条件に、選択的にハイレベルの選
択状態とされるものとなる。前述のように、サブワード
線ＳＷ０〜ＳＷ５１１は、対応するワードシャント線Ｓ
ＳＷ０〜ＳＳＷ５１１により裏打ちされ、その分布抵抗
値が小さくされる。このため、上記条件に従ったサブワ
ード線ＳＷ０〜ＳＷ５１１のハイレベル変化は相応して
高速化され、これによってその選択動作が高速化される
ものとなる。

【００２１】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢから９ビットの内部アドレス信号Ｘ０〜Ｘ
８が供給され、タイミング発生回路ＴＧから内部制御信
号ＣＳ１が供給される。また、ＸアドレスバッファＸＢ
には、アドレス入力端子ＡＸ０〜ＡＸ８を介してＸアド
レス信号ＡＸ０〜ＡＸ８が供給される。

【００２２】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸ８を介して供給されるＸアドレス信号ＡＸ０
〜ＡＸ８を取り込み、保持するとともに、これらのＸア
ドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ８を形成
し、ＸアドレスデコーダＸＤに供給する。

【００２３】ＸアドレスデコーダＸＤは、図４に示され
るように、合計２４個のナンドゲートＮＡ００〜ＮＡ０
７，ＮＡ１０〜ＮＡ１７ならびにＮＡ２０〜ＮＡ２７
と、メインワード線ＭＷ０Ｂ〜ＭＷ５１１Ｂに対応して
設けられる５１２個のメインワード線駆動回路ＵＭＤ０
〜ＵＭＤ５１１とを含む。このうち、ナンドゲートＮＡ
００〜ＮＡ０７の第１の入力端子には、内部制御信号Ｃ
Ｓ１が共通に供給され、その第２ないし第４の入力端子
には、３ビットの内部アドレス信号Ｘ０〜Ｘ２の非反転
又は反転信号が所定の組み合わせで供給される。また、
ナンドゲートＮＡ１０〜ＮＡ１７の第１ないし第３の入
力端子には、３ビットの内部アドレス信号Ｘ３〜Ｘ５の
非反転又は反転信号が所定の組み合わせで供給され、ナ
ンドゲートＮＡ２０〜ＮＡ２７の第１ないし第３の入力
端子には、３ビットの内部アドレス信号Ｘ６〜Ｘ８の非
反転又は反転信号が所定の組み合わせで供給される。ナ
ンドゲートＮＡ００〜ＮＡ０７の出力信号は、プリデコ
ード信号ＸＰＤ００〜ＸＰＤ０７とされる。また、ナン
ドゲートＮＡ１０〜ＮＡ１７の出力信号は、プリデコー
ド信号ＸＰＤ１０〜ＸＰＤ１７とされ、ナンドゲートＮ
Ａ２０〜ＮＡ２７の出力信号は、プリデコード信号ＸＰ
Ｄ２０〜ＸＰＤ２７とされる。

【００２４】これにより、プリデコード信号ＸＰＤ００
〜ＸＰＤ０７は、内部制御信号ＣＳ１がハイレベルとさ
れかつ対応する３ビットの内部アドレス信号Ｘ０〜Ｘ２
の非反転又は反転信号が対応する組み合わせで一斉にハ
イレベルとされるとき、選択的にロウレベルとされる。
また、プリデコード信号ＸＰＤ１０〜ＸＰＤ１７は、対
応する３ビットの内部アドレス信号Ｘ３〜Ｘ５の非反転
又は反転信号が対応する組み合わせで一斉にハイレベル
とされるとき、選択的にロウレベルとされ、プリデコー
ド信号ＸＰＤ２０〜ＸＰＤ２７は、対応する３ビットの
内部アドレス信号Ｘ６〜Ｘ８の非反転又は反転信号が対
応する組み合わせで一斉にハイレベルとされるとき、選
択的にロウレベルとされる。

【００２５】一方、メインワード線駆動回路ＵＭＤ０〜
ＵＭＤ５１１は、図４のメインワード線駆動回路ＵＭＤ
０に代表して示されるように、ＰチャンネルＭＯＳＦＥ
ＴＰ７〜Ｐ９，ＮチャンネルＭＯＳＦＥＴＮ７〜Ｎ９な
らびにインバータＶ２からなる実質的な３入力のオア
（ＯＲ）ゲートをその構成要素とする。これらのオアゲ
ートの第１の入力端子つまりＭＯＳＦＥＴＰ７及びＮ７
の共通結合されたゲートには、対応するプリデコード信
号ＸＰＤ００〜ＸＰＤ０７がそれぞれ供給され、その第
２及び第３の入力端子つまりＭＯＳＦＥＴＰ８及びＮ８
ならびにＰ９及びＮ９の共通結合されたゲートには、対
応するプリデコード信号ＸＰＤ１０〜ＸＰＤ１７あるい
はＸＰＤ２０〜ＸＰＤ２７がそれぞれ供給される。各オ
アゲートの出力信号は、対応するワード線デコード信号
ＭＷ０Ｂ〜ＭＷ５１１Ｂとして、対応するメインワード
線ＭＷ０Ｂ〜ＭＷ５１１Ｂに出力される。

【００２６】これにより、メインワード線ＭＷ０Ｂ〜Ｍ
Ｗ５１１Ｂつまりワード線デコード信号ＭＷ０Ｂ〜ＭＷ
５１１Ｂは、プリデコード信号ＸＰＤ００〜ＸＰＤ０
７，ＸＰＤ１０〜ＸＰＤ１７ならびにＸＰＤ２０〜ＸＰ
Ｄ２７が対応する組み合わせで一斉にロウレベルとされ
るとき、言い換えるならば内部制御信号ＣＳ１がハイレ
ベルとされかつＸアドレス信号ＡＸ０〜ＡＸ８の論理レ
ベルが対応する組み合わせとされるとき、選択的にロウ
レベルとされるものとなる。

【００２７】以上のように、この実施例では、デコード
機能を有するＸアドレスデコーダＸＤがメモリアレイＡ
ＲＹ０〜ＡＲＹ３によって共有されるとともに、サブワ
ード線駆動回路ＳＤ０〜ＳＤ３はデコード機能を持た
ず、相応してその回路構成が簡素化される。この結果、
メモリアレイ及びＸアドレスデコーダ部の所要レイアウ
ト面積を削減することができ、これによってスタティッ
ク型ＲＡＭのチップ面積を縮小し、その低コスト化を推
進することができるものとなる。

【００２８】次に、メモリアレイＡＲＹ０〜ＡＲＹ３を
構成する相補ビット線Ｂ０＊〜Ｂ１２７＊は、図２の上
方において対応するビット線プリチャージ回路ＢＰＣ０
〜ＢＰＣ１２７に結合され、その下方において図示され
ないＹスイッチＹＳ０〜ＹＳ３の対応するスイッチＭＯ
ＳＦＥＴに結合される。

【００２９】ここで、ビット線プリチャージ回路ＢＰＣ
０〜ＢＰＣ１２７は、図２のビット線プリチャージ回路
ＢＰＣ０に代表して示されるように、回路の電源電圧と
対応する相補ビット線Ｂ０＊〜Ｂ１２７＊の非反転及び
反転信号線との間ならびに対応する相補ビット線Ｂ０＊
〜Ｂ１２７＊の非反転及び反転信号線間にそれぞれ設け
られる合計５個のＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ５
をそれぞれ含む。このうち、ＭＯＳＦＥＴＰ１及びＰ２
は、そのゲート及びドレインが交差結合され、いわゆる
ラッチ形態とされる。また、ＭＯＳＦＥＴＰ３〜Ｐ５の
ゲートには、内部制御信号ＰＣ０〜ＰＣ３がそれぞれ共
通に供給される。なお、内部制御信号ＰＣ０〜ＰＣ３
は、通常ロウレベルとされ、スタティック型ＲＡＭが選
択状態とされかつ対応する選択駆動信号ＷＤ０〜ＷＤ３
がハイレベルとされるとき、言い換えるならば対応する
メモリアレイＡＲＹ０〜ＡＲＹ３が活性状態とされると
き、所定のタイミングで選択的にハイレベルとされる。

【００３０】これにより、ＭＯＳＦＥＴＰ３〜Ｐ５は、
対応する内部制御信号ＰＣ０〜ＰＣ３のロウレベルを受
けて選択的にオン状態となり、メモリアレイＡＲＹ０〜
ＡＲＹ３の対応する相補ビット線Ｂ０＊〜Ｂ１２７＊の
非反転及び反転信号線を回路の電源電圧のようなハイレ
ベルにイコライズする。また、ＭＯＳＦＥＴＰ１及びＰ
２は、対応するＭＯＳＦＥＴＰ３〜Ｐ５がオフ状態とさ
れるとき、選択されたサブワード線ＳＷ０〜ＳＷ５１１
に結合される１２８個のメモリセルＭＣから対応する相
補ビット線Ｂ０＊〜Ｂ１２７＊に出力される微小読み出
し信号のレベル差を拡大すべく、補助的な増幅回路とし
て作用する。

【００３１】一方、ＹスイッチＹＳ０〜ＹＳ３は、メモ
リアレイＡＲＹ０〜ＡＲＹ３の相補ビット線Ｂ０＊〜Ｂ
１２７＊に対応して設けられる１２８組のＮチャンネル
型及びＰチャンネル型のスイッチＭＯＳＦＥＴをそれぞ
れ含む。このうち、Ｎチャンネル型のスイッチＭＯＳＦ
ＥＴの他方は、図示されない８組の書き込み用相補共通
データ線に８対おきに順次共通結合される。また、その
ゲートは８対ずつ順次共通結合され、Ｙアドレスデコー
ダＹＤ０〜ＹＤ３から対応する書き込み用ビット線選択
信号がそれぞれ共通に供給される。同様に、Ｐチャンネ
ル型のスイッチＭＯＳＦＥＴの他方は、図示されない８
組の読み出し用相補共通データ線に８対おきに順次共通
結合される。また、そのゲートは８対ずつ順次共通結合
され、ＹアドレスデコーダＹＤ０〜ＹＤ３から対応する
読み出し用ビット線選択信号がそれぞれ共通に供給され
る。

【００３２】これにより、ＹスイッチＹＳ０〜ＹＳ３を
構成するＮチャンネル型のスイッチＭＯＳＦＥＴは、対
応する書き込み用ビット線選択信号がハイレベルとされ
ることで８対ずつ選択的にオン状態となり、対応するメ
モリアレイＡＲＹ０〜ＡＲＹ３の指定される８組の相補
ビット線と書き込み用相補共通データ線との間を選択的
に接続状態とする。同様に、ＹスイッチＹＳ０〜ＹＳ３
を構成するＰチャンネル型のスイッチＭＯＳＦＥＴは、
対応する読み出し用ビット線選択信号がハイレベルとさ
れることで８対ずつ選択的にオン状態となり、対応する
メモリアレイＡＲＹ０〜ＡＲＹ３の指定される８組の相
補ビット線と読み出し用相補共通データ線との間を選択
的に接続状態とする。

【００３３】ＹアドレスデコーダＹＤ０〜ＹＤ３には、
ＹアドレスバッファＹＢから４ビットの内部アドレス信
号Ｙ０〜Ｙ３が共通に供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＣＳ２が共通に供給さ
れ、マット選択回路ＭＳから対応するマット選択信号Ｍ
０〜Ｍ３がそれぞれ供給される。また、Ｙアドレスバッ
ファＹＢには、アドレス入力端子ＡＹ０〜ＡＹ３を介し
てＹアドレス信号ＡＹ０〜ＡＹ３が供給される。一方、
マット選択回路ＭＳには、ＺアドレスバッファＺＢから
２ビットの内部アドレス信号Ｚ０〜Ｚ１が供給され、タ
イミング発生回路ＴＧから内部制御信号ＣＳ１Ｂ及びＣ
Ｓ２Ｂが供給される。また、ＺアドレスバッファＺＢに
は、アドレス入力端子ＡＺ０〜ＡＺ１を介してＺアドレ
ス信号ＡＺ０〜ＡＺ１が供給される。

【００３４】ＺアドレスバッファＺＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｚ０〜ＡＺ１を介して供給されるＺアドレス信号ＡＺ０
〜ＡＺ１を取り込み、保持するとともに、これらのＺア
ドレス信号をもとに内部アドレス信号Ｚ０〜Ｚ１を形成
して、マット選択回路ＭＳに供給する。また、マット選
択回路ＭＳは、内部制御信号ＣＳ１Ｂのロウレベルを受
けて選択的に動作状態とされ、ＺアドレスバッファＺＢ
から供給される内部アドレス信号Ｚ０〜Ｚ１をデコード
する。そして、内部制御信号ＣＳ１Ｂのロウレベルにほ
ぼ同期して対応するマット選択信号Ｍ０〜Ｍ３を択一的
にハイレベルとするとともに、内部制御信号ＣＳ２Ｂの
ロウレベル変化をトリガとして、対応する前記選択駆動
信号ＷＤ０〜ＷＤ３を所定のタイミングで択一的にハイ
レベルとする。

【００３５】一方、ＹアドレスバッファＹＢは、スタテ
ィック型ＲＡＭが選択状態とされるとき、アドレス入力
端子ＡＹ０〜ＡＹ３を介して供給されるＹアドレス信号
ＡＹ０〜ＡＹ３を取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ３
を形成して、ＹアドレスデコーダＹＤ０〜ＹＤ３に供給
する。ＹアドレスデコーダＹＤ０〜ＹＤ３は、内部制御
信号ＣＳ２がハイレベルとされかつ対応するマット選択
信号Ｍ０〜Ｍ３がハイレベルとされることで選択的に動
作状態とされ、ＹアドレスバッファＹＢから供給される
内部アドレス信号Ｙ０〜Ｙ３をデコードして、上記書き
込み用又は読み出し用ビット線選択信号を所定の条件で
選択的にハイレベルとする。

【００３６】メモリアレイＡＲＹ０〜ＡＲＹ３の指定さ
れる８組の相補ビット線が選択的に接続状態とされる書
き込み用相補共通データ線は、ライトアンプＷＡ０〜Ｗ
Ａ３の対応する単位ライトアンプの出力端子にそれぞれ
結合される。また、メモリアレイＡＲＹ０〜ＡＲＹ３の
指定される８組の相補ビット線が選択的に接続状態とさ
れる読み出し用相補共通データ線は、センスアンプＳＡ
０〜ＳＡ３の対応する単位センスアンプの入力端子にそ
れぞれ結合される。

【００３７】ライトアンプＷＡ０〜ＷＡ３は、書き込み
用相補共通データ線に対応して設けられる８個の単位ラ
イトアンプをそれぞれ含む。これらの単位ライトアンプ
の入力端子は、対応するデータ入出力バスＤＢ０＊〜Ｄ
Ｂ７＊に結合され、その出力端子は、前述のように、対
応する書き込み用相補共通データ線に結合される。一
方、センスアンプＳＡ０〜ＳＡ３は、読み出し用相補共
通データ線に対応して設けられる８個の単位センスアン
プをそれぞれ含む。これらの単位センスアンプの入力端
子は、前述のように、対応する読み出し用相補共通デー
タ線に結合され、その出力端子は、対応するデータ入出
力バスＤＢ０＊〜ＤＢ７＊に結合される。データ入出力
バスＤＢ０＊〜ＤＢ７＊は、データ入力バッファＩＢの
対応する単位データ入力バッファの出力端子に結合され
るとともに、データ出力バッファＯＢの対応する単位デ
ータ出力バッファの入力端子に結合される。

【００３８】ライトアンプＷＡ０〜ＷＡ３を構成する単
位ライトアンプには、タイミング発生回路ＴＧから図示
されない内部制御信号ＷＰが共通に供給されるととも
に、マット選択回路ＭＳから対応するマット選択信号Ｍ
０〜Ｍ３がそれぞれ共通に供給される。また、センスア
ンプＳＡ０〜ＳＡ３を構成する単位センスアンプには、
タイミング発生回路ＴＧから図示されない内部制御信号
ＲＰが共通に供給されるとともに、マット選択回路ＭＳ
から対応するマット選択信号Ｍ０〜Ｍ３がそれぞれ共通
に供給される。データ出力バッファＯＢには、タイミン
グ発生回路ＴＧから出力制御信号ＤＯＣが供給される。

【００３９】データ入力バッファＩＢは、スタティック
型ＲＡＭがライトモードで選択状態とされるとき、対応
するデータ入出力端子ＩＯ０〜ＩＯ７を介して供給され
る書き込みデータを取り込み、データ入出力バスＤＢ０
＊〜ＤＢ７＊を介してライトアンプＷＡ０〜ＷＡ３の対
応する単位ライトアンプに伝達する。このとき、ライト
アンプＷＡ０〜ＷＡ３の各単位ライトアンプは、内部制
御信号ＷＰがハイレベルとされかつ対応するマット選択
信号Ｍ０〜Ｍ３がハイレベルとされることで選択的に動
作状態とされ、データ入力バッファＩＢから対応するデ
ータ入出力バスＤＢ０＊〜ＤＢ７＊を介して伝達される
書き込みデータを所定の相補書き込み信号とした後、対
応する書き込み用相補共通データ線を介してメモリアレ
イＡＲＹ０〜ＡＲＹ３の選択された８個のメモリセルに
書き込む。

【００４０】一方、センスアンプＳＡ０〜ＳＡ３を構成
する単位センスアンプは、スタティック型ＲＡＭがリー
ドモードで選択状態とされるとき、内部制御信号ＲＰが
ハイレベルとされかつ対応するマット選択信号Ｍ０〜Ｍ
３がハイレベルとされることで選択的に動作状態とさ
れ、メモリアレイＡＲＹ０〜ＡＲＹ３の選択された８個
のメモリセルから対応する読み出し用相補共通データ線
を介して出力される読み出し信号を増幅した後、対応す
るデータ入出力バスＤＢ０＊〜ＤＢ７＊を介してデータ
出力バッファＯＢの対応する単位データ出力バッファに
伝達する。このとき、データ出力バッファＯＢの各単位
データ出力バッファは、出力制御信号ＤＯＣのハイレベ
ルを受けて選択的に動作状態とされ、センスアンプＳＡ
０〜ＳＡ３の対応する単位センスアンプからデータ入出
力バスＤＢ０＊〜ＤＢ７＊を介して出力される読み出し
信号を対応するデータ入出力端子ＩＯ０〜ＩＯ７からス
タティック型ＲＡＭの外部に送出する。

【００４１】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ，ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
をもとに、上記各種の内部制御信号又は出力制御信号を
選択的に形成して、スタティック型ＲＡＭの各部に供給
する。

【００４２】図５には、図１のスタティック型ＲＡＭの
一実施例の基板配置図が示され、図６には、そのメモリ
アレイ部の一実施例の部分的な平面配置図が示されてい
る。これらの図をもとに、この実施例のスタティック型
ＲＡＭの基板配置とメモリアレイ部の平面配置ならびに
その特徴について説明する。なお、図６では、点線によ
ってＮ型拡散層が示されている。また、細い実線によっ
て第１層及び第２層のポリシリコン層が示され、太い実
線によって第１層及び第２層の金属配線層つまりアルミ
ニウム配線層がそれぞれ示されている。さらに、以下の
説明では、図５及び図６の位置関係をもって半導体基板
面での上下左右を表す。

【００４３】図５において、スタティック型ＲＡＭは、
特に制限されないが、半導体基板ＳＵＢの上辺に沿って
配置される４個のメモリアレイＡＲＹ０〜ＡＲＹ３をそ
の基本構成要素とする。これらのメモリアレイの下方に
は、対応するＹスイッチＹＳ０〜ＹＳ３，Ｙアドレスデ
コーダＹＤ０〜ＹＤ３，ライトアンプＷＡ０〜ＷＡ３な
らびにセンスアンプＳＡ０〜ＳＡ３が配置され、その左
方には、ＸアドレスデコーダＸＤが配置される。Ｘアド
レスデコーダＸＤの左方には、ＸアドレスバッファＸ
Ｂ，タイミング発生回路ＴＧ及びＺアドレスバッファＺ
Ｂが配置され、さらにその下方には、データ入力バッフ
ァＩＢ，データ出力バッファＯＢ，マット選択回路ＭＳ
及びＹアドレスバッファＹＢが配置される。

【００４４】この実施例において、メモリアレイＡＲＹ
０の右方には、対応するサブワード線駆動回路ＳＤ０が
配置され、メモリアレイＡＲＹ１の左方には、対応する
サブワード線駆動回路ＳＤ１が配置される。同様に、メ
モリアレイＡＲＹ２の右方には、対応するサブワード線
駆動回路ＳＤ２が配置され、メモリアレイＡＲＹ３の左
方には、対応するサブワード線駆動回路ＳＤ３が配置さ
れる。つまり、この実施例のスタティック型ＲＡＭで
は、サブワード線駆動回路ＳＤ０〜ＳＤ３が、それぞれ
隣接して配置される一対のメモリアレイＡＲＹ０及びＡ
ＲＹ１あるいはＡＲＹ２及びＡＲＹ３の内側に配置され
る訳であって、これらのサブワード線駆動回路が対応す
るメモリアレイＡＲＹ０〜ＡＲＹ３の中央部に配置され
る従来のスタティック型ＲＡＭに比較した場合、比較的
高集積化しやすいメモリアレイ部と比較的高集積化しに
くい論理部との接合数を二分の一に削減し、これによっ
てスタティック型ＲＡＭのレイアウト効率を高めること
ができる。

【００４５】ところで、メモリアレイＡＲＹ０〜ＡＲＹ
３のメモリセルＭＣを構成するＮチャンネル型の駆動Ｍ
ＯＳＦＥＴＮ１は、図６に例示されるように、Ｎ型拡散
層ＮＤ３の右半分をそのソース及びドレイン領域とし、
駆動ＭＯＳＦＥＴＮ２は、Ｎ型拡散層ＮＤ２をそのソー
ス及びドレイン領域とする。また、Ｎチャンネル型の選
択ＭＯＳＦＥＴＮ３は、上記Ｎ型拡散層ＮＤ３の左半分
をそのソース及びドレイン領域とし、選択ＭＯＳＦＥＴ
Ｎ４は、Ｎ型拡散層ＮＤ１をそのソース及びドレイン領
域とする。拡散層ＮＤ３の上層には、所定の絶縁膜をは
さんで駆動ＭＯＳＦＥＴＮ１のゲートとなる第１層のポ
リシリコン層ＰＳ１２が形成されるとともに、選択ＭＯ
ＳＦＥＴＮ３のゲートつまりサブワード線ＳＷ０等とな
る第１層のポリシリコン層ＰＳ１１が形成される。この
ポリシリコン層ＰＳ１１は、Ｎ型拡散層ＮＤ１の上層に
おいて、選択ＭＯＳＦＥＴＮ４のゲートとなる。同様
に、Ｎ型拡散層ＮＤ２の上層には、所定の絶縁膜をはさ
んで、駆動ＭＯＳＦＥＴＮ２のゲートとなる第１層のポ
リシリコン層ＰＳ１２が形成される。

【００４６】駆動ＭＯＳＦＥＴＮ１のソースとなるＮ型
拡散層ＮＤ３の右下部は、コンタクトＣＯＮ７を介して
第１層のアルミニウム配線層ＡＬ１３つまり回路の接地
電位ＶＳＳに結合される。また、駆動ＭＯＳＦＥＴＮ１
のドレインつまり選択ＭＯＳＦＥＴＮ３のソースとなる
Ｎ型拡散層ＮＤ３の中央部は、コンタクトＣＯＮ３を介
して上記ポリシリコン層ＰＳ１２つまり駆動ＭＯＳＦＥ
ＴＮ２のゲートに結合されるとともに、第２層のポリシ
リコン層ＰＳ２１を介して回路の電源電圧ＶＣＣに結合
される。このポリシリコン層ＰＳ２１は、ポリシリコン
層ＰＳ１２の上層において高抵抗負荷Ｒ１となる。さら
に、選択ＭＯＳＦＥＴＮ３のドレインとなるＮ型拡散層
ＮＤ３の左上部は、コンタクトＣＯＮ１を介して第１層
のアルミニウム配線層ＡＬ１５に結合された後、スルー
ホールＴＨ１を介して第２層のアルミニウム配線層ＡＬ
２１つまり非反転ビット線Ｂ０Ｔ等に結合される。

【００４７】一方、駆動ＭＯＳＦＥＴＮ２のソースとな
るＮ型拡散層ＮＤ２の左下方は、コンタクトＣＯＮ６を
介して第１層のアルミニウム配線層ＡＬ１３つまり回路
の接地電位ＶＳＳに結合される。また、駆動ＭＯＳＦＥ
ＴＮ２のドレインとなるＮ型拡散層ＮＤ２の右方は、コ
ンタクトＣＯＮ５を介してポリシリコン層ＰＳ１３つま
り駆動ＭＯＳＦＥＴＮ１のゲートに結合され、さらにこ
のポリシリコン層ＰＳ１３及びコンタクトＣＯＮ４を介
して選択ＭＯＳＦＥＴＮ４のソースとなるＮ型拡散層Ｎ
Ｄ１の下方に結合される。選択ＭＯＳＦＥＴＮ４のドレ
インとなるＮ型拡散層ＮＤ１の上方は、コンタクトＣＯ
Ｎ２を介して第１層のアルミニウム配線層ＡＬ１６に結
合された後、スルーホールＴＨ２を介して第２層のアル
ミニウム配線層ＡＬ２２つまり反転ビット線Ｂ０Ｔ等に
結合される。また、選択ＭＯＳＦＥＴのソースとなるＮ
型拡散層ＮＤ１の下方は、さらに上記コンタクトＣＯＮ
４を介して上記ポリシリコン層ＰＳ２１に結合され、こ
のポリシリコン層ＰＳ２１は、ポリシリコン層ＰＳ１３
の上層において高抵抗負荷Ｒ２となる。

【００４８】この実施例において、Ｎ型拡散層ＮＤ２及
びＮＤ３の上層には、さらにワードシャント線ＳＳＷ０
等となる第１層のアルミニウム配線層ＡＬ１１が形成さ
れるとともに、メインワード線ＭＷ０Ｂ等となる第１層
のアルミニウム配線層ＡＬ１２が形成される。このう
ち、ワードシャント線ＳＳＷ０等となるアルミニウム配
線層ＡＬ１１は、図示されない左方において所定のスル
ーホールを介してサブワード線ＳＷ０等となるポリシリ
コン層ＰＳ１１に結合されるとともに、図示されない右
方の２個所においてやはり所定のスルーホールを介して
サブワード線ＳＷ０等となるポリシリコン層ＰＳ１１に
結合された後、サブワード線駆動回路ＳＤ０の対応する
単位サブワード線駆動回路ＵＳＤ０等に結合される。こ
れにより、サブワード線ＳＷ０等となるポリシリコン層
ＰＳ１１は、分布抵抗値の小さなワードシャント線ＳＳ
Ｗ０等により裏打ちされた形となり、これによってサブ
ワード線ＳＷ０等の選択動作が高速化されるものとな
る。

【００４９】なお、この実施例では、選択ＭＯＳＦＥＴ
Ｎ３及びＮ４のゲートとなる第１層のポリシリコン層Ｐ
Ｓ１１が、ポリシリコンのみの単一層により単一パター
ンで形成される。この結果、メモリアレイに関する製造
プロセスが簡素化されるとともに、ウエハ工程における
配線層の収縮を防止してゲート酸化膜に対するダメージ
を防止し、スタティック型ＲＡＭの信頼性を高めること
ができる。

【００５０】以上の実施例から得られる作用効果は、次
の通りである。すなわち、（１）分割ワード線方式を採るスタティック型ＲＡＭ等
において、分割された複数のメモリアレイに共通にＸア
ドレスデコーダを設け、その出力信号つまりワード線デ
コード信号を、金属配線層からなり対応するメモリセル
の上層に配置されたメインワード線を介して複数のサブ
ワード線駆動回路に伝達するとともに、各メモリアレイ
を構成するサブワード線を、単一層のポリシリコンによ
りメモリセルの選択ＭＯＳＦＥＴのゲートとして単一パ
ターンで形成し、各サブワード線に対応して金属配線層
からなり対応するメモリセルの上層に配置されしかも対
応するサブワード線に複数個所で結合されるワードシャ
ント線を設けることで、ウエハ工程における配線層の収
縮を防止しつつ、メモリアレイ及びＸアドレスデコーダ
の所要レイアウト面積を削減できるという効果が得られ
る。

【００５１】（２）上記（１）項により、各メモリアレ
イを構成するサブワード線の分布抵抗を低減し、ワード
線の選択動作を高速化できるという効果が得られる。（３）上記（１）項及び（２）項において、各メモリア
レイに対応して設けられるサブワード線駆動回路を、そ
れぞれ隣接して配置される一対のメモリアレイの内側に
配置することで、比較的高集積化しやすいメモリアレイ
部と比較的高集積化しにくい論理部との接合数を削減
し、メモリアレイ部及び周辺部におけるレイアウト効率
を高めることができるという効果が得られる。（４）上記（１）項ないし（３）項により、分割ワード
線方式を採るスタティック型ＲＡＭ等の信頼性を低下さ
せることなく、チップ面積を削減してその低コスト化を
図り、アクセスタイムを高速化できるという効果が得ら
れる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイは、ワード線の延長方
向において任意の数に分割できるし、あわせてビット線
の延長方向にも分割できる。また、メモリアレイＡＲＹ
０〜ＡＲＹ３ならびにスタティック型ＲＡＭ全体として
の記憶容量は任意に設定できるし、そのビット構成も任
意である。Ｚアドレス信号ＡＺ０〜ＡＺ１は、Ｙアドレ
ス信号の一部とみなしてもよいし、そのビット数もメモ
リアレイの分割数に応じて変化する。さらに、スタティ
ック型ＲＡＭは任意のブロック構成を採りうるし、起動
制御信号や内部制御信号の組み合わせ等は種々の実施形
態を採りうる。

【００５３】図２及び図３において、メモリアレイＡＲ
Ｙ０〜ＡＲＹ３を構成するサブワード線及び相補ビット
線の数は、任意に設定できる。また、サブワード線ＳＷ
０〜ＳＷ５１１と対応するワードシャント線ＳＳＷ０〜
ＳＳＷ５１１との間の結合部は、任意の位置に任意数だ
け設けることができる。図４において、内部アドレス信
号Ｘ０〜Ｘ８の反転信号を得るためのインバータは、Ｘ
アドレスバッファＸＢに共通に設けてもよい。さらに、
メモリアレイＡＲＹ０〜ＡＲＹ３及びＸアドレスデコー
ダＸＤの具体的構成は、これらの実施例による制約を受
けないし、電源電圧の極性や絶対値，メインワード線及
び内部制御信号等の論理レベルならびにＭＯＳＦＥＴの
導電型等は、種々の実施形態を採りうる。

【００５４】図５において、スタティック型ＲＡＭの基
板配置は、この実施例による制約を受けない。図６にお
いて、スタティック型ＲＡＭに３層以上の金属配線層が
用意される場合、例えばワードシャント線ＳＳＷ０等と
メインワード線ＭＷ０Ｂ等を異なる層の金属配線層によ
って形成してもよい。各配線層の材料は任意に選択でき
るし、その具体的配置や形状等は種々の実施形態を採り
うる。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ＢｉＣＭＯＳ
（バイポーラＣＭＯＳ）スタティック型ＲＡＭ等の各種
メモリ集積回路装置やこのようなメモリ集積回路装置を
含む論理集積回路装置等にも適用できる。この発明は、
少なくとも分割ワード線方式を採る半導体記憶装置なら
びにこのような半導体記憶装置を含む装置及びシステム
に広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、分割ワード線方式を採るス
タティック型ＲＡＭ等において、分割された複数のメモ
リアレイに共通にＸアドレスデコーダを設け、その出力
信号つまりワード線デコード信号を、金属配線層からな
り対応するメモリセルの上層に配置されたメインワード
線を介して複数のサブワード線駆動回路に伝達する。ま
た、各メモリアレイを構成するサブワード線を、単一層
のポリシリコンによりメモリセルの選択ＭＯＳＦＥＴの
ゲートとして単一パターンで形成し、各サブワード線に
対応して、金属配線層からなり対応するメモリセルの上
層に配置されしかも対応するサブワード線に複数個所で
結合されるワードシャント線を設ける。さらに、各メモ
リアレイに対応して設けられるサブワード線駆動回路
を、それぞれ隣接して配置される一対のメモリアレイの
内側に配置する。これにより、ウエハ工程における配線
層の収縮を防止しつつ、メモリアレイ及びＸアドレスデ
コーダの所要レイアウト面積を削減できるとともに、各
メモリアレイを構成するサブワード線の分布抵抗を低減
し、ワード線の選択動作を高速化することができる。以
上の結果、分割ワード線方式を採るスタティック型ＲＡ
Ｍ等の信頼性を低下させることなく、チップ面積を削減
してその低コスト化を図り、そのアクセスタイムを高速
化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるＸアド
レスデコーダの一実施例を示す回路図である。

【図３】図１のスタティック型ＲＡＭに含まれるメモリ
アレイの一実施例を示す部分的な回路図である。

【図４】図３のメモリアレイの一実施例を示す接続図で
ある。

【図５】図１のスタティック型ＲＡＭの一実施例を示す
基板配置図である。

【図６】図５のスタティック型ＲＡＭのメモリアレイ部
における一実施例を示す部分的な平面配置図である。

【図７】従来のスタティック型ＲＡＭのメモリアレイの
一例を示す接続図である。

【図８】従来のスタティック型ＲＡＭのメモリアレイの
他の一例を示す接続図である。

【符号の説明】

ＡＲＹ０〜ＡＲＹ３・・・メモリアレイ、ＳＤ０〜ＳＤ
３・・・サブワード線駆動回路、ＸＤ・・・Ｘアドレス
デコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ０〜Ｙ
Ｓ３・・・Ｙスイッチ、ＹＤ０〜ＹＤ３・・・Ｙアドレ
スデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＺＢ・・
・Ｚアドレスバッファ、ＭＳ・・・マット選択回路、Ｗ
Ａ０〜ＷＡ３・・・ライトアンプ、ＳＡ０〜ＳＡ３・・
・センスアンプ、ＩＢ・・・データ入力バッファ、ＯＢ
・・・データ出力バッファ、ＴＧ・・・タイミング発生
回路。ＭＣ・・・メモリセル、ＳＷ０〜ＳＷ５１１・・
・サブワード線、ＳＳＷ０〜ＳＳＷ５１１・・・・ワー
ドシャント線、Ｂ０＊〜Ｂ１２７＊・・・相補ビット
線、ＢＰＣ０〜ＢＰＣ１２７・・・ビット線プリチャー
ジ回路、ＵＳＤ０〜ＵＳＤ５１１・・・単位サブワード
線駆動回路。ＭＷ０Ｂ〜ＭＷ５１１Ｂ・・・メインワー
ド線、ＵＭＤ０〜ＵＭＤ５１１・・・メインワード線駆
動回路、ＮＡ００〜ＮＡ０７，ＮＡ１０〜ＮＡ１７，Ｎ
Ａ２０〜ＮＡ２７・・・ナンド（ＮＡＮＤ）ゲート。Ｐ
１〜Ｐ９・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ９
・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２・・・イ
ンバータ、Ｒ１〜Ｒ２・・・高抵抗負荷。ＳＵＢ・・・
半導体基板。ＮＤ１〜ＮＤ３・・・Ｎ型拡散層、ＰＳ１
１〜ＰＳ１３・・・第１層ポリシリコン層、ＰＳ２１・
・・第２層ポリシリコン層、ＡＬ１１〜ＡＬ１６・・・
第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２２・・・
第２層アルミニウム配線層、ＣＯＮ１〜ＣＯＮ５・・・
コンタクト、ＴＨ１〜ＴＨ２・・・スルーホール、ＶＣ
Ｃ・・・回路の電源電圧、ＶＳＳ・・・回路の接地電
位。ＡＲＹ０Ｌ，ＡＲＹ０Ｒ・・・メモリアレイ、Ｗ０
Ｌ〜Ｗ５１１Ｌ，Ｗ０Ｒ〜Ｗ５１１Ｒ・・・ワード線、
ＳＷ０Ｌ〜ＳＷ５１１Ｌ，ＳＷ０Ｒ〜ＳＷ５１１Ｒ・・
・サブワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４７１ 7210−4Ｍ (72)発明者川畑諭埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内 (72)発明者梅川善昭北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者杉村康彦北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内

Claims

【特許請求の範囲】

【請求項１】格子状に配置されるスタティック型メモ
リセルと、対応する行に配置される所定数の上記スタテ
ィック型メモリセルの選択ＭＯＳＦＥＴのゲートとして
単一パターンで形成されるサブワード線と、上記サブワ
ード線に対応して設けられ対応する上記サブワード線に
複数個所で結合されるワードシャント線とをそれぞれ含
み、ワード線の延長方向に直列配置される複数のメモリ
アレイと、上記メモリアレイに対応して設けられ少なく
とも対応するワード線デコード信号の有効レベルを受け
て対応する上記ワードシャント線を選択的に選択レベル
とする複数の単位サブワード線駆動回路をそれぞれ含む
複数のサブワード線駆動回路と、上記複数のサブワード
線駆動回路に対応する上記ワード線デコード信号を伝達
するメインワード線とを具備し、上記ワードシャント線
及びメインワード線が、上記複数のメモリアレイの対応
する上記スタティック型メモリセルの上層に配置される
ことを特徴とする半導体記憶装置。
【請求項２】上記サブワード線は、ポリシリコン単一
層からなるものであって、上記ワードシャント線及びメ
インワード線は、金属配線層からなるものであることを
特徴とする請求項１の半導体記憶装置。
【請求項３】上記サブワード線駆動回路は、それぞれ
隣接して配置される一対の上記メモリアレイの内側に配
置されるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。