JPH07201196A - 集積回路メモリのためのダイナミック冗長回路 - Google Patents

集積回路メモリのためのダイナミック冗長回路

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JPH07201196A
JPH07201196A JP25147094A JP25147094A JPH07201196A JP H07201196 A JPH07201196 A JP H07201196A JP 25147094 A JP25147094 A JP 25147094A JP 25147094 A JP25147094 A JP 25147094A JP H07201196 A JPH07201196 A JP H07201196A
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JP25147094A
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Francois Tailliet
テリエ フランソワ
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications

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  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【構成】 集積回路メモリ１内に欠陥セルが現れたとき
修復動作を行うために、プログラマブル比較器11に付属
する補助メモリ10を備える。メモリ１のメモリセルが読
み出されなければならない時にはいつでも、補助メモリ
を読み出し、その内容をメモリアレーで選択したアドレ
スと比較する。この比較の結果は、冗長セルのアドレッ
シング信号と当初該当するセルの無効化信号をリアルタ
イムに生成する。 【効果】 本発明は、特に、ＥＥＰＲＯＭ型メモリの分
野で使用できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路メモリのため
のダイナミック冗長回路に関するものである。集積回路
メモリのための本発明によるダイナミック冗長回路は、
特に、不揮発性メモリの分野、更に具体的にはＥＥＰＲ
ＯＭ型メモリの分野で使用される。また、マイクロコン
トローラ、すなわち、同一の集積回路上にプログラムま
たはデータを記憶する不揮発性メモリを備えるマイクロ
プロセッサの分野でも使用される。
【０００２】
【従来の技術】現在、不揮発性メモリ使用は、それが耐
えることのできる書込み及び消去動作の数によって制限
されている。この型のメモリセルは、セルに記憶される
べき２進数の状態によって電荷が充電または放電される
フローティングゲートトランジスタを備える。これらの
電荷が漏れたり、フローティングゲートトランジスタの
導電チャネルとフローティングゲートとの間の絶縁領域
に電荷がトラップすなわち捕獲されたりする現象の結
果、セルの老化、劣化または機能不全と合わさってプロ
グラミングまたは消去を実施することが徐々に困難にな
る状況が起きる。最近の技術では、かなりの数のサイク
ル（例えば、 100,000サイクル) を実施することが可能
であるが、この性能ではまだ不十分な場合がある。実
際、そのような回路のまさに１つのメモリセルが劣化す
ると、回路全体を廃棄しなければならない。
【０００３】冗長回路が知られており、これらの冗長回
路を使用する方法も知られている。これらの回路は、主
に、メモリ集積回路が製造された時等にそのメモリ集積
回路をテストする際に使用される。このため、メモリが
製造されると、これらのメモリセルは各々１つずつテス
トされる。例えば、メモリセルがプログラムまたは消去
できないか、または短絡しているかその他の欠陥がある
ために、不良メモリセルが検出されると、その時、この
不良メモリセルは無効化され、予備のメモリセルに置換
される。この置換は、不良メモリセルのアドレスを予備
の置換用セルのアドレスに置き換えることからなる。こ
れは、集積回路のアドレッシングスイッチを開き、他の
アドレッシングスイッチをと閉じることを含む特定の動
作によって行われる。これらのアドレッシングスイッチ
は、ヒューズによって形成されることがある。これらの
アドレッシングスイッチの開閉は、メモリを有する集積
回路の外部の回路によって引き起こされる。この開閉
は、テスト機械に内蔵されるソフトウェアによって制御
される。このソフトウェアは、メモリ及びその冗長回路
の特有の構造を考慮している。
【０００４】使用中、メモリセルの消去またはプログラ
ミングの原理は下記の通りである。メモリセルをプログ
ラムまたは消去しなければならない時、マイクロプログ
ラムが、メモリ内に内蔵されるオートマトン（例えばプ
ロセサ）によって実行される。それは、セルにアクセス
する接続線をプログラミングまたは消去電圧でプリチャ
ージし、次に、アドレッシングによって変更すべきセル
を選択をする。この動作後、ＥＥＲＰＯＭセルの場合
は、変更すべきセルはその状態を観察するために検証さ
れない。実際、集積回路ＥＥＰＲＯＭメモリの動作がも
はや信頼できないので廃棄される必要があることは検出
されることはない。
【０００５】ＥＰＲＯＭセルの場合、反対に、変更後得
られた状態が、得たい変更状態と一致しているがどうか
を検出する方法が知られている。必要ならば、変更動
作、すなわち、書込み／消去は、数回繰り返される。ま
た、変更動作の回数もカウントされる。この変更動作の
数が所定の数、例えば５回または６回を超えると、メモ
リのオートマトンはエラー信号を送って、そのメモリセ
ルがもはや適切な作動状態にないことを示す。
【０００６】
【発明が解決しようとする課題】本発明では、ダイナミ
ック冗長回路が使用され、上述したようなエラー信号を
解釈し、欠陥セルのアクセスを解釈し、この欠陥セルの
アドレスを冗長セルのアドレスに変更し、欠陥セルの代
わりに冗長セルに対して、対応するプログラミングまた
は消去を実施する。この動作は、ユーザに対して秘密で
はない。最も重要な結果は、 100,000回の消去／書込み
サイクルを実行するとこができるメモリを有する代わり
に、数百万回の消去／書込みサイクルを実行することが
できるメモリが得られることである。実際、従来技術の
デバイスの寿命を制御するのは常に最も弱いセルである
ことと統計的に見ることができる。欠陥セルを効果的に
置換することができることによって、本発明の集積回路
メモリの寿命はかなり大きくなる。
【０００７】
【課題を解決するための手段】本発明によるメモリは、
メモリワードを有する電気的にプログラム可能且つ消去
可能な不揮発性集積回路メモリである。欠陥メモリワー
ドのアドレスを記憶するために補助メモリが内蔵されて
おり、更に、その補助メモリに記憶されたアドレスと、
メモリワードの選択アドレスすなわち入力アドレスとを
比較する比較回路が内蔵されている。また、置換用とし
て、このメモリの別のワードを選択するための再アドレ
ッシング回路が内蔵されており、従って、選択アドレス
が補助メモリのアドレスに一致する時、再アドレッシン
グ回路はメモリの置換アドレスへアクセスする。本発明
は、下記の説明及び添付図面から明らかになろう。但
し、これらの説明及び図面は、本発明を何ら限定するも
のではない。
【０００８】
【実施例】再ルーチング回路は、例えば、ＰＣＴ特許出
願ＷＯ90／812,364 から知られている。この特許出願で
は、アドレスエンコーダを介在させることによって、メ
モリは修復され、従って、メモリに記憶されるべき情報
要素は、欠陥領域ではなく、むしろエドレスエンコーダ
によって示された置換メモリ領域に記憶される。同じ原
理がまたアメリカ合衆国特許出願第 4,310,901号で実現
される。しかしながら、こられの提案では、本発明のよ
うに自動的アドレス再ルーチング集積回路、すなわち、
必要に合わせて動作する回路を備えていない。本発明
は、特に、シリアルアクセスＥＥＰＲＯＭに関するもの
である。実際、この型のメモリでは、アクセス時間の問
題は大きな制約ではなく、従って、アドレス再ルーチン
グ動作を実行することは容易である。しかしながら、本
発明は、また、下記に説明するように、パラレルアクセ
スＥＥＰＲＯＭにも他のメモリデバイスにも応用され
る。この場合は、回路が単に少し複雑なだけである。
【０００９】図１は、本発明の１実施例を図示したもの
である。この図では、集積回路形の不揮発性メモリ回路
は、ダイナミック冗長回路を備える。メモリ１は、所定
の数のメモリワードを備える。説明のため、メモリ１
は、2048個のＥＥＰＲＯＭメモリワードを有すると仮定
する。各メモリワードは、８ビット、16ビット、32ビッ
トまたはｎビットを有する。１ビットに対応する各メモ
リセルは、フローティングゲート３を有するトランジス
タ２を備える。メモリは、読出／消去／書込み回路４を
有し、制御信号７を出力するオートマトン５によって動
作される。アドレス信号６は、アドレスデコーダによっ
て出力される。これらは、知られている素子である。読
出／消去／書込み回路は、読出用増幅器８と、セルを消
去またはプログラムする回路とを有する。知られている
ように、増幅器８は、このセルに至るビット線を対応す
る電圧にし、その対応する電圧が、該当セルを選択する
アドレス信号の作用下でこのセルに印加されるようにす
る。
【００１０】本発明では、ダイナミック冗長回路は、ダ
イナミックプログラマブル論理回路９として形成されて
いる。論理回路９は、例えば、記憶の品質が不適切なた
めに欠陥のあるセルのアドレスまたはメモリワードを記
憶するために不揮発性の補助メモリ10を備える。論理回
路９は、更に、選択したまたは所望のメモリワードのア
ドレスを、補助メモリ10に記憶されたアドレスリストの
各アドレスと比較する比較回路11を有する。論理回路９
は、この比較に結果に応じて、再アドレッシング信号Ｂ
１〜Ｂ５を生成することができる。これら再アドレッシ
ング信号Ｂ１〜Ｂ５は、下記に説明するように、置換物
として、別のセルまたは別のメモリワードを選択するた
めに、再アドレッシング回路に入力される。
【００１２】メモリが2048個のメモリワードを有する実
施例では、これらのメモリワードのアトレスは、11ビッ
トの２進数で表現される。これらの11個のビットは、Ａ
１〜Ａ11と呼ばれる。これらの11個のビットは、２つの
デコーダに入力される。行デコーダと呼ばれる第１のデ
コーダ12は、アドレスビットＡ１〜Ａ７を受ける。列デ
コーダと呼ばれる第２のデコーダ13は、アドレスビット
Ａ８〜Ａ11を受ける。これらのデコーダの原理は知られ
ている。それらのデコーダは、各々選択された行または
列と直列接続された、トランジスタと同数の入力を有す
るＡＮＤゲートを形成する一連のＮ形パストランジスタ
を備える。そのようなデコーダには、多数の別の実施例
がある。例えば、第１の行では、デコーダ12は、メモリ
の第１の行Ｒ１と回路の電源Ｖccとの間に配置された直
列の７個のＮ形パストランジスタを有する。これらのト
ランジスタの制御ゲートが、アクティブなアドレスビッ
ト、各々、Ａ０、Ａ１、・・・Ａ７を受ける時、第１の
行Ｒ１のワード線はＶccにされる。反対に、この時、反
転したすなわちインアクティブなアドレス信号Ａ０／、
Ａ１／、・・・Ａ７／（ここで、“／”は反転信号を意
味する）を受ける７個のＮ形トランジスタと直列接続さ
れる第128 番目のワード線、すなわち、第128 番目の行
Ｒ128 のワード線は、遮断状態である。同様に、列デコ
ーダ13は、アドレス信号Ａ８〜Ａ11及びＡ８／〜Ａ11／
を受け、16個のビット線（またはメモリが８、16、32、
・・・ビットのワードに組織化されている場合には、ビ
ット線の組) の中から１つを選択する。
【００１３】本発明の原理は、冗長回路をできる限り単
純化することに基づく。このため、再アドレッシング回
路は、各ワード線と直列接続されたトランジスタ14( 行
Ｒ１に対応するワード線）等の付加トランジスタを備え
る。この付加トランジスタは、メモリ１の欠陥セルのア
ドレスの検出または非検出に関する信号Ｂ５を受ける。
従って、プログラマブル論理回路９は、欠陥アドレス
（欠陥メモリセルのアドレス）に代わるアドレス信号Ｂ
１〜Ｂ４と、アドレスが非欠陥として検出されたかまた
は欠陥として検出されたかを示す付加信号Ｂ５を生成す
る。従って、トランジスタ14は、その状態に応じて、行
Ｒ１の選択を許可するかまたは無効化する。その７個の
デコードトランジスタに直列接続された各ワード線の前
にトランジスタ14を設ける代わりに、電源Ｖccとこれら
の全ての線との間に配置されたトランジスタ14を１つだ
け設けることもできる。
【００１４】メモリ１は、付加行Ｒ129 を有する。この
第129 番目の行のセルは、他の行のセルと同様に読出／
消去／書込み回路４に接続されている。ビット線は、単
に、行Ｒ129 にまで延びている。行129 の選択は、トラ
ンジスタ14と逆の極性を有しているこの場合はＰ形トラ
ンジスタであるトランジスタ15をオンにすることによっ
て得られる。次に、トランジスタ15は、そのゲートに同
じ信号Ｂ５を受け、それはまた電源Ｖccに接続されてい
る。信号Ｂ５が“０”の場合、すなわち低論理レベルの
時、行Ｒ129 を選択し、第１番目から第128 番目までの
全ての行は無効化されている。
【００１５】アドレスビットＡ８〜Ａ11は、フリップフ
ロップ回路16によってデコーダ13に送られる。このフリ
ップフロップ回路16は、デコーダ13の４つの入力に接続
された４つの出力を有する。本発明の再アドレッシング
回路は、さらに、メモリアドレスが欠陥ワードに対応す
るものとして検出された時アドレスビットＡ８〜Ａ11に
置換するために使用される４つのアドレスビットＢ１〜
Ｂ４を記憶するための別のフリップフロップ回路17を備
える。
【００１６】デコーダ13は、フリップフロップ回路16及
び17の４つの出力に選択的に接続される４つの入力を有
する。「正常」なアドレスが使用されるか置換アドレス
が使用されてかどうかによって、フリップフロップ回路
16及び17は、ゲートで信号Ｂ５を受けるＮ形トランジス
タ18またはＰ形トランジスタ19で選択される。別の変形
例として、トランジスタ18及び19はどちらもＮ形トラン
ジスタであり、それぞれ信号Ｂ５及びＢ５／を受ける。
同様に、フリップフロップ回路16及び17は、また、これ
らの信号を受けるイネーブル入力を備えることもでき
る。
【００１７】図１に図示した実施例では、信号Ｂ５が
“１”の場合すなわち高論理レベルの時、デコーダ13の
第１の入力はフリップフロップ回路16の第１の出力に接
続されており、信号Ｂ５が“０”の場合フリップフロッ
プ回路17の第１の出力に接続されている。デコーダ13が
４つの入力を備えるので、再アドレッシング回路には参
照番号18、19のような４対のトランジスタがある。この
時、デコーダ13は、適切な列を選択する。従って、本発
明の再アドレッシング回路は、トランンジスタ14、15、
トランジスタ18、19の対及びフリップフロップ回路17を
備える。これらのトランジスタ及びフリップフロップ回
路17は、デコーダ12に既に存在するトランジスタまたは
フリップフロップ回路16に等価であり、従って、これら
の製造は付加的なマスキングまたは埋込み段階を全く必
要としないことが注目される。
【００１８】選択は、特に、読出／消去／書込み回路４
及びデコーダ12及び13が、メモリ１及びこのメモリの冗
長部分に共通な限り、単純である。また、デコーダ12及
び13は、ほんの僅か変更されただけである。冗長行Ｒ12
9 は、実際、冗長行を統計的に欠陥セルから離れてセッ
トすることを可能にする。これは、冗長セルが修復され
るべきセルと物理的に並んで並列接続されている現在使
用されている方法とは、全く異なる。セルに欠陥がある
時、すぐ近傍のセルも同じ欠陥を有することが一般的で
ある。従って、従来技術の方法は有効ではない。行Ｒ12
9 が物理的に離れて遠くに保持されているので、本発明
はこの問題を解決する。
【００１９】図２は、図３と共に、本発明の１実施例に
よるプログラマブル論理回路９を図示している。図２
は、プログラマブル補助メモリ10を図示している。図３
は、論理回路11を図示している。下記にその動作の原理
を説明する。１実施例では、補助メモリ10は、メモリ１
に欠陥セル（または欠陥ワード）の16個のアドレスを記
録するための16個のワードを有する。これらの16個のア
ドレスは、各々、11ビットで記録される。第12番目のビ
ットが、各11ビットのアドレスと組み合わされて、記憶
されたアドレスが欠陥セルのアドレスと実際に対応する
かどうかを示す（すなわち、いわゆる「有効ビッ
ト」）。補助メモリ10は、16個の12ビットワードを備え
るメモリアレー20を有する。メモリアレー20は、この補
助メモリ10の読出及びプログラミング回路21に接続され
ている。
【００２０】ワードがメモリ１に書き込まれなければな
らない時、このワードはダイナミックメモリのレジスタ
に記憶され、このワードが書き込まれなければならない
そのアドレスが記憶される（消去動作では、記憶される
ものは全て消去アドレスである）。次いで、これらの書
込み（または消去）動作が実行される。書込み（または
消去）動作が実行されると、メモリ１の関係するアドレ
スでの内容はダイナミックレジスタに記憶されたワード
と比較される。記憶された内容がメモリ１に書き込まれ
た内容と同じ時、プログラミング動作は適切に実行され
ている。異なる時は、それから、関係するアドレスに位
置するメモリセルまたはメモリワードが欠陥であり、修
復されなければならないことが推論される。このような
検証方法は、ＥＰＲＯＭの分野では既に知られている。
また、他の検出方法も知られている。
【００２１】メモリセルを修復するために、欠陥アドレ
スはメモリ10に記憶される。論理回路11は、メモリ10か
らアドレスを受け、メモリ10に記憶されたアドレスを解
釈して、メモリ１の行129 のセルまたはワードにアドレ
スする。次に、書き込むべきワードの内容がこの行Ｒ12
9 のワードに書き込まれ、そのアドレスは論理回路11に
よってデコードされる。まず、メモリ10が不揮発性であ
り、例えば、メモリ１と同型であり、メモリ１と同一の
規則的な構造によって構成されることがあることが注目
される。この場合、回路４〜８によって、または、この
型の回路によって書き込まれたり、消去されたりする。
【００２２】メモリ１のメモリワードが選択されなけれ
ばならない時、動作は、この選択すべきワードのアドレ
スをメモリ10に記憶された各アドレスと比較することに
よって開始される。１つの可能な方法は、所望のアドレ
スを、メモリ10に記憶された第１のアドレスと、次にメ
モリ10に記憶された第２のアドレスと順々に比較し、そ
のようにして順番に最後のアドレスまで比較することで
ある。この比較によって一致が全く現れない時、扱われ
ているアドレスは良好な状態にあるメモリ１のワードま
たはセルのアドレスであることを意味する。反対に、も
し、これとは異なり、一致が見つかると、その時は比較
の少なくとも１つはこのアドレスが欠陥ワードに対応し
ていることを示している。この場合、メモリ10の読出は
検出されたメモリセルのアドレスの位置で停止される。
【００２３】好ましい別の変形例では、プログラマブル
読出／書込み回路21に使用される回路は、メモリアレー
20の全てのメモリセルを同時に読み出すことができる読
出回路である。この読出は、欠陥アドレスがテゴーダ12
及び13に送られるのと同時に実行される。このような読
出回路は、アメリカ合衆国特許出願第 5,144,582号に記
載されている型であることがある。この場合、メモリ20
のメモリセルは、これらのセルを各々読み出すために読
出増幅器が必要ないように組織化されたダイナミック型
メモリセルである。不揮発性メモリの内容は、集積回路
に電圧がかけられときに全て読み出され、その内容はフ
リップフロップ回路等のダイナミックメモリに記憶され
る。
【００２４】このような回路が給電されると、ダイナミ
ックメモリは、組み合わされた不揮発性メモリ20の内容
でロードされる。メモリアレー１のメモリセルが修復さ
れると、メモリ20のこれらの不揮発性メモリの内容は、
このメモリの不揮発性メモリの新しい内容で更新され
る。このようにして、いつでも、不揮発性メモリは、修
復されて更新されたアドレスを備えるメモリ１のセルに
情報を提供する。
【００２５】別の変形例としては、標準的な不揮発性セ
ルを有するメモリアレー20は、12×16個の読出／書込み
／消去増幅器と接続されている。メモリアレー20の第１
の行は、欠陥アドレスＡ１’、Ａ２’、・・・、Ａ11'
と対応する有効ビットＡ12' を記憶する。第２の行は、
第２の欠陥アドレスＡ１''、Ａ２''〜Ａ11''と有効ビッ
トＡ12''を記憶する。第３の行以降の他の行は、この実
施例では、有効ビットすなわち第12番目のビットがアク
ティブにされていないので、その内容が重要ではないビ
ットを記憶しており、これらの行はまだ使用されていな
いが、将来の機能不全を修復するために使用されること
を示している。
【００２６】図３は、本発明のプログラマブル比較回路
11を図示している。実際、この回路は、下記のようにプ
ログラムされるＰＬＡ(Programmable Logic Array)型論
理回路によって形成される。本説明の具体例では、この
回路は、参照番号23〜25のような少なくとも１組の排他
的ＮＯＲ（ＸＮＯＲ）論理ゲートを備える。排他的論理
ゲートの各々、例えば、ゲート23は、欠陥アドレスの１
ビット、例えばＡ１と、メモリ20の１行で読み出される
同じ位置のビット、例えばＡ１’とを同時に受ける。排
他的ＮＯＲゲートは、アドレスビットＡ１の値をビット
Ａ１’と比較して、比較した２つのアドレスビットが同
じの時“１”の信号を出力する。そのような排他的ＮＯ
Ｒゲートは、11個を１組として、組み合わされ、16個の
組の各々は、メモリアレー20内に記憶された各アドレス
に関する。１組にまとめらた排他的ＮＯＲゲートは、11
個の入力を有するＡＮＤゲートに接続された出力を有す
る。このＡＮテゲートは、例えば、図３では、電源Ｖcc
とアースとの間にドレインとソースによって互いに直列
接続された11個のパストランジスタ26〜28の直列接続に
よって形成される。ＡＮＤゲートの入力は、トランジス
タ26〜28の制御ゲートによって構成されている。また、
付加パストランジスタ29はまたトランジスタ26〜28と直
列接続される。このトランジスタは、その制御ゲートで
メモリ20の対応する行に記憶された11個のアドレスビッ
トに対応する有効ビット信号を受ける。すなわち、11個
のビットの組がメモリ10に記憶された実際の欠陥のある
アドレスに対応する時、ＡＮＤゲート26〜28はトランジ
スタ29によって作動される。そうでない時は、無効化さ
れる。ＡＮＤゲート26〜28は、出力ノード30を抵抗Ｒを
介してＶccに接続し、ノード30をインバータ31に接続す
ることによって完成される。これは、単に例として示し
ただけである。実際には、トランジスタの接続は、ＰＬ
Ａ回路を構成するために選択された技術によって変更さ
れる。
【００２７】参照番号ＣＯＭ１、・・・ＣＯＭｉ、・・
・ＣＯＭ16は、参照番号31等のインバータの出力に現れ
る信号に付されている。その信号の各々は、メモリ１で
選択されるべきアドレス（Ａ１〜Ａ11) と、第１の行の
Ａ１’〜Ａ11' のような対応するアドレスとの比較に各
々対応する。従って、論理回路11には、16個の信号ＣＯ
Ｍ１〜ＣＯＭ16を出力するために16群の排他的ＮＯＲゲ
ートと直列トランジスタ26〜29がある。信号Ｂ５は、イ
ンバータ33に直列接続された信号ＣＯＭ１〜ＣＯＭ16を
受ける16入力のＯＲゲート32によって生成される。
【００２８】各々８個の入力を備える４つのＯＲゲート
34〜37は、信号ＣＯＭ１〜ＣＯＭ16をエンコードし、置
換アドレス信号Ｂ１〜Ｂ４を生成する。従って、信号Ｃ
ＯＭ１〜ＣＯＭ16のいずれか１つが状態１になるとすぐ
に、ＯＲゲート32の出力は状態“１”になり、信号Ｂ５
は状態“０”になる。排他的ＮＯＲゲートの16個のカス
ケード接続は、メモリ20の全メモリセルの同時読出を可
能にする。
【００２９】ＯＲゲート34は、その８個の入力で信号Ｃ
ＯＭ１〜ＣＯＭ８を受ける。これらの信号ＣＯＭ１〜Ｃ
ＯＭ８のいずれかが状態“１”にあると、ゲート34の出
力での信号Ｂ１は状態“１”になる。ゲート35及び36及
び37は、例えば、各々、信号ＣＯＭ１、ＣＯＭ２、ＣＯ
Ｍ３、ＣＯＭ４、ＣＯＭ９、ＣＯＭ10、ＣＯＭ11、ＣＯ
Ｍ12、及び、ＣＯＭ１、ＣＯＭ２、ＣＯＭ５、ＣＯＭ
６、ＣＯＭ９、ＣＯＭ10、ＣＯＭ13、ＣＯＭ14、及び、
ＣＯＭ１、ＣＯＭ３、ＣＯＭ５、ＣＯＭ７、ＣＯＭ９、
ＣＯＭ11、ＣＯＭ15を受ける。従って、これらのゲート
34〜37は、各々信号ＣＯＭｉの２進数状態をエンコード
して、新しいアドレスビットＢ１〜Ｂ４を構成する。
【００３０】選択した方法が第１の実施例の方法である
とすると、それは、全アドレスを同時に比較するよりむ
しろメモリ20内の各アドレスを逐次的に比較する、メモ
リ１がシリアルＥＥＰＲＯＭ型であるとき有効である実
施例である。次に、メモリアレー20の各行が読み出され
るといつでも、信号ＣＯＭ１〜ＣＯＭ16を徐々にフリッ
プフロップ回路16、17と同型のフリップフロップ回路に
記憶する。その後の全てのＯＲゲート32及び34〜37の動
作は同じであり、メモリ10の読出終了によって有効化さ
れる。
【００３１】図４ａ及びｂは、排他的ＯＲゲート23の１
実施例を図示したものである。この排他的ＮＯＲゲート
23は、２個の入力を有する２つのＡＮＤゲート38及び39
を備える。ＡＮＤゲート38は、その入力に各々信号Ａ１
及びＡ１’を受ける。ＡＮＤゲート39は、その入力に、
信号Ａ１及びＡ１’の反転信号ＮＡ１及びＮＡ１’を受
ける（ここでは、“Ｎ”が反転信号を表している）。Ａ
ＮＤゲート38及び39の出力は、２つの入力を有するＯＲ
ゲート40の入力に接続されている。ＯＲゲート40の出力
は、排他的ＮＯＲゲートの出力を構成する。実際、ビッ
トの値とは無関係に、アドレスビットＡ１がアドレスビ
ットＡ１’と同じである時、ＯＲゲート40の出力は状態
“１”にある。ビットＡ１がビットＡ１’と互いに反対
の型である時、出力40は“０”である。
【００３２】図４ｂは、図４ａに図示した回路の具体的
な１実施例を図示したものである。ＡＮＤゲート38は、
電源Ｖccとアースとの間に抵抗43と共に直列接続された
２つのＮ型トランジスタ41及び42によって形成されてい
る。ノード41ａに現れる信号は、インバータトランジス
タ44の制御入力に入力される。信号ＮＡ１を直接受ける
一方、トランジスタ46及び抵抗47を備えるインバータで
反転された信号Ａ１’を受けるＡＮＤゲート39について
も、同様な装置が形成されている。２つのＡＮＤゲート
の出力は、２入力ＯＲゲートに入力にされる。このＯＲ
ゲートは、電源Ｖccに接続された抵抗50の一端とアース
との間に装着された２つの並列接続トランジスタ48及び
49によって形成されている。ＯＲゲートは、また、信号
の極性を調整するためにトランジスタ51と抵抗52を備え
るインバータを有する。
【００３３】図１を参照すると、回路は下記のように動
作する。アドレスがデコーダ12または13に送られると、
そのアドレスは同時にプログラマブル論理回路９に送ら
れる。次に、この論理回路９はすぐにメモリアレー20の
全行を同時に読み出させる。次に、メモリアレー20に記
憶されたアドレスビットは、比較回路11 (図３）内でメ
モリ１内で選択されるべきメモリワードのアドレスビッ
トと比較される。選択されるべきワードまたはメモリセ
ルが正しい状態にある時、信号Ｂ５は状態“１”のまま
であり、ダイナミック冗長回路は抑止されている。すな
わち、アクセスの再アドレッシングは実行されない。も
し、反対に、メモリ10の行の１つが選択すベきアドレス
の有効アドレスビットと同じ有効アドレスビットを記憶
に有する時、その時、対応する排他的ＮＯＲゲート（23
〜25の型) の群によって、１つのＣＯＭｉをアクディブ
にすることができ、他のＣＯＭ信号はアクティブにされ
ない。次に、論理回路11は、状態“０”の信号Ｂ５と、
行Ｒ129 の対応する列を選択する置換アドレスに対応す
るアドレスビットＢ１〜Ｂ４を出力する。
【００３４】信号Ｂ５の極性の変化は、メモリ１内で行
Ｒ129 を選択し（他の行を抑止することによって）、信
号Ａ８〜Ａ11をトランジスタ18、19によって信号Ｂ１〜
Ｂ４に置換する。このメモリ10は、知られているよう
に、その読出回路21とアクセスデコーダ22を備える。ア
クセスデコーダ22は、新しい欠陥アドレスがメモリ１内
で検出されるとそれをプログラムするために特定の行に
対するアクセスを得るために使用される。同様に、その
アクセスデコーダは、また、メモリ20の行を逐次的に読
み出す実施例でも使用される。
【００３５】実際、トランジスタ26〜29はすべてＡＮＤ
ゲートを構成し、論理ゲート32及び34〜37はＯＲゲート
であることが注目される。これらは、当該技術では、
「ＡＮＤ平面」及び「ＯＲ平面」と呼ばれることが多
い。同様に、ＰＬＡ構造は、いわゆる「ＮＡＮＤ平面」
及び「ＮＯＲ平面」を使用することがある。また、知ら
れているように、このようなＰＬＡ型回路回路では、Ａ
ＮＤゲートのアレーは、それ自体プログラマブル接続に
よってＯＲゲートのアレーに接続されている。従って、
ゲート38及び39はＡＮＤゲートのアレーの一部分を形成
しており、一方、ゲート40はＯＲゲートのアレーの一部
分を形成している。「ＡＮＤ平面」にゲート38及び39
を、「ＯＲ平面」にゲート40を配置するために、因数分
解によって常に交点の集合のブール(Boole) 代数形をと
ることができる論理関数を作成する方法は当業者には知
られているであろう。
【００３６】メモリ10の全メモリセルが同時に読み出さ
れる時、本発明の冗長回路は、パラレルアクセスＥＥＰ
ＲＯＭ型メモリとして使用される。実際、セルまたは行
Ｒ129 の置換ワードに対するアクセスは欠陥セルのアド
レッシングと同時であることが観察される。対照的に、
アクセス時間が制約ではないシリアルアクセスＥＥＰＲ
ＯＭに関して、メモリ10の各行を連続して読み出し、比
較の結果欠陥アドレスが検出されるとすぐにその動作を
停止することができる。
【００３７】また、2048個のワードと１つだけの冗長行
の構造は、単に例として示したものである。本発明の概
念は、異なる大きさの構造及び付加冗長行にも容易に適
用される。上記の説明から、適切なパストランジスタを
有する回路をデコードするためにトランジスタ14を変更
したり、１行以上の行にアドレスするために比較回路11
のエンコード部分を修正したりして付加冗長行を有する
実施例で本発明を使用する方法は当業者には理解される
だろう。このように本発明の幾つかの特定の実施例を記
載したが、様々な変更、修正及び改良は当業者によって
容易に行われるであろう。そのような変更、修正及び改
良は、この説明の一部分であり、本発明の範囲内に含ま
れるものとする。従って、上記の説明は、単に例として
示したものであり、本発明の範囲は特許請求の範囲によ
ってのみ限定される。
【図面の簡単な説明】
【図１】 本発明によるダイナミック冗長回路を備える
集積回路メモリの概略図である。
【図２】 置換すべき欠陥セルが現れると、その欠陥セ
ルのアドレスを記憶するために使用される補助メモリを
図示したものである。
【図３】 欠陥セルアドレス信号の代わりに置換セルア
ドレス信号を生成することができるプログラマブル論理
回路を図示したものである。
【図４】 正しい置換アドレスを選択するために欠陥セ
ルのアドレスの中しらアドレス選択するための回路を図
示したものである。
【符号の説明】
１ メモリ ２ トランジスタ ３ フローティングゲート ４ 読出／消去／書込み回路 ５ オートマトン ６ アドレス信号 ７ 制御信号 ８ 増幅器 ９ 論理回路 10 補助メモリ 11 比較器 12 行デコーダ 13 列デコーダ 14、15 トランジスタ 16、17 フリップフロップ回路 18、19 トランジスタ 20 メモリアレー 21 プログラマブル読出／書込み回路 23〜25 排他的ＮＯＲゲート 26〜28 ＡＮＤゲート 30 出力ノード 31 インバータ 32、34〜37 ＯＲゲート 38、39 ＡＮＤゲート 40 ２入力ＯＲゲート 41、42 トランジスタ 43 抵抗 44 インバータトランジスタ 46、48、49、51トランジスタ 47、50 抵抗

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 各ワードが１つのアドレスに対応する、
    複数のメモリワードと、 メモリが入力アドレスを受けるのに応答して上記複数の
    メモリワードの内の１つのメモリワードにアクセスする
    手段と、 欠陥メモリワードのアドレスを記憶するための不揮発性
    補助メモリと、 上記補助メモリに記憶されたアドレスと上記入力アドレ
    スとを比較するための比較回路と、 上記入力アドレスが上記補助メモリに記憶されたアドレ
    スと一致することを上記比較回路が検出することに応答
    して、上記複数のメモリワードとは別のメモリワードを
    選択する再アドレッシング回路とを備えることを特徴と
    する電気的にプログラム可能且つ消去可能な不揮発性集
    積回路メモリ。
  2. 【請求項２】 上記比較回路は、プログラマブル論理ア
    レーとして形成されることを特徴とする請求項１に記載
    のメモリ。
  3. 【請求項３】上記補助メモリは、記憶されたアドレスに
    ついて各々その記憶されたアドレスが有効かどうかを示
    す有効ビットを備え、上記複数のメモリワードは、上記
    アクセス手段を介してではなく、上記再アドレッシング
    回路を介してのみアドレスできる第２の複数の冗長メモ
    リワードを含むことを特徴とする請求項１に記載のメモ
    リ。
  4. 【請求項４】 上記メモリワードは、行アドレス及び列
    アドレスによって配置されており、上記メモリは、上記
    入力アドレスの内の第１の複数のビットを受ける行デコ
    ーダと、上記入力アドレスの内の第２の複数のビットを
    受ける列デコーダを備え、上記入力アドレスに対応する
    メモリワードにアドレスし、上記再アドレッシング回路
    は、上記入力アドレスが上記補助メモリに記憶されたア
    ドレスと一致することを比較回路が検出した時、上記行
    デコーダと上記列デコーダがメモリの補充メモリワード
    にアドレスするようにすることを特徴とする請求項１に
    記載のメモリ。
  5. 【請求項５】 上記比較回路は、上記補助メモリに記憶
    されたアドレスを連続して読み出し、上記補助メモリに
    記憶されたアドレスを入力アドレスと比較する手段を備
    えることを特徴とする請求項３に記載のメモリ。
  6. 【請求項６】 上記比較回路は、上記補助メモリに記憶
    された全アドレスを同時に読み出す手段と、上記補助メ
    モリに記憶された全アドレスを入力アドレスと同時に比
    較して、上記入力アドレスが上記補助メモリに記憶され
    たアドレスの１つと一致するかどうかを検出する手段を
    備えることを特徴とする請求項３に記載のメモリ。
  7. 【請求項７】 各ワードが１つのアドレスに対応する、
    複数のメモリワードと、 メモリが入力アドレスを受けるのに応答して上記複数の
    メモリワードの内の１つのメモリワードにアクセスする
    手段と、 欠陥メモリワードのアドレスを記憶するための補助メモ
    リと、 上記補助メモリに記憶されたアドレスと上記入力アドレ
    スとを比較するための手段と、 上記入力アドレスが上記補助メモリに記憶されたアドレ
    スと一致することを上記比較手段が検出すると、上記ア
    クセス手段に、対応するメモリワードよりむしろ冗長メ
    モリワードにアクセスするようにさせる手段とを備える
    ことを特徴とするメモリ。
  8. 【請求項８】 上記補助メモリは、記憶されたアドレス
    について各々その記憶されたアドレスが有効かどうかを
    示す有効ビットを備え、上記の比較手段は、上記有効ビ
    ットが記憶されたアドレスが有効であることを示す時だ
    け一致を示すことを特徴とする請求項７に記載のメモ
    リ。
  9. 【請求項９】 上記比較手段は、補助メモリに記憶され
    たアドレスを連続して読み出し、上記補助メモリに記憶
    されたアドレスを上記入力アドレスに連続して比較する
    手段を備えることを特徴とする請求項７に記載のメモ
    リ。
  10. 【請求項10】 上記比較回路は、上記補助メモリに記憶
    された全アドレスを同時に読み出し、上記補助メモリに
    記憶された全アドレスを上記入力アドレスと同時に比較
    して、上記入力アドレスが上記補助メモリに記憶された
    アドレスの１つと一致することを検出する手段を備える
    ことを特徴とする請求項７に記載のメモリ。
  11. 【請求項11】 上記メモリワードは、行アドレス及び列
    アドレスによってアドレスされるアレー形に配置されて
    おり、上記メモリはさらに、上記入力アドレスの第１の
    複数のビットを受ける行デコーダと、上記入力アドレス
    の第２の複数のビットを受ける列デコーダを備え、その
    行デコーダ及び列デコーダは、上記メモリアレーにアド
    レスして、入力アドレスに対応するメモリワードを出力
    することを特徴とする請求項７に記載のメモリ。
  12. 【請求項12】 上記比較手段は、入力アドレスが補助メ
    モリに記憶されたアドレスと一致すると行デコーダを無
    効にする手段を備え、再アドレッシング回路が、上記比
    較手段が入力アドレスが補助メモリに記憶されたアドレ
    スと一致することを検出すると、上記メモリアレーの冗
    長行を選択する手段を備えることを特徴とする請求項11
    に記載のメモリ。
  13. 【請求項13】 所望のワードの入力アドレスを受けたこ
    とに応答してメモリの所望のメモリワードをリアルタイ
    ムにアドレスする方法であって、（ａ）入力アドレスを
    補助メモリに記憶されたアドレスと比較して、その入力
    アドレスが補助メモリのアドレスと一致するかどうかを
    検出し、（ｂ）段階（ａ）が入力アドレスと補助メモリ
    に記憶されたアドレスとの間の一致を検出しないと、入
    力アドレスでメモリのメモリアレーのメモリワードをア
    ドレスし、（ｃ）段階（ａ）が補助メモリに記憶された
    アドレスと入力アドレスとの間の一致を検出すると、再
    アドレッシング回路が冗長メモリワードの選択を行う、
    ことからなることを特徴とする方法。
JP25147094A 1993-09-20 1994-09-20 集積回路メモリのためのダイナミック冗長回路 Withdrawn JPH07201196A (ja)

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