JPH07201864A - 突起電極形成方法 - Google Patents

突起電極形成方法

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JPH07201864A
JPH07201864A JP33722193A JP33722193A JPH07201864A JP H07201864 A JPH07201864 A JP H07201864A JP 33722193 A JP33722193 A JP 33722193A JP 33722193 A JP33722193 A JP 33722193A JP H07201864 A JPH07201864 A JP H07201864A
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forming
layer
conductive layer
electrode
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Tatsuharu Matsuda
達晴 松田
Masae Minamizawa
正栄 南澤
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 本発明はフリップチップ実装法或いはＴＡＢ
（Tape Automated Bonding）法において用いられる突起
電極の形成方法に関し、半導体素子の外部配線用の突起
電極を短時間でかつ低コストで形成することを目的とす
る。 【構成】 基板１上に、所定位置にコンタクトビア４を
有する層間絶縁部材３を形成する絶縁部材形成工程と、
上記コンタクトビア４内及び層間絶縁部材３の上部に導
電性層５を形成する導電層形成工程と、この導電層５を
加工して、コンタクトビア４内に層間導電層５を形成す
ると同時に突起電極９を構成する突起電極層５ａを形成
する突起電極層形成工程とを有しており、上記導電層形
成工程，絶縁部材形成工程，導電層形成工程，突起電極
層形成工程を順次繰り返し実施することにより突起電極
９を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は突起電極形成方法に係
り、特にフリップチップ実装法或いはＴＡＢ（Tape Aut
omated Bonding）法において用いられる突起電極の形成
方法に関する。近年、コンピュータシステムの小型化・
高速化・高密度実装化の要求に伴い、ファインピッチで
かつ多ピンの半導体装置の製造技術の確立と、この要求
を満たしつつ低コスト化を図った半導体装置が望まれて
いる。
【０００２】このように、多ピン化された半導体装置を
低コストで実装する方法として、フリップチップ実装法
或いはＴＡＢ法が知られている。このフリップチップ実
装法及びＴＡＢ法は、半導体素子にバンプ等の突起電極
を形成し、この突起電極を用いて半導体素子を実装基板
或いはＴＡＢテープに接続する構成とされている。従っ
て、多ピン化された半導体装置を低コストで実装するた
めには、この突起電極も形成効率よくかつ低コストで形
成する必要がある。
【０００３】
【従来の技術】従来、フリップチップ実装法及びＴＡＢ
法で用いる突起電極の形成方法としては、先ず半導体素
子の回路を形成し、その後に回路形成が行われた半導体
素子に形成された電極パッド部上に突起電極を形成する
ことが行われている。具体的には、半導体素子に形成さ
れた電極パッド部上にリソグラフィ技術を用いて電解メ
ッキ法やスパッタ装置等を用いた蒸着法を用いて突起電
極を形成することが行われている。
【０００４】即ち、従来における突起電極の形成方法で
は、半導体素子を形成する一連の半導体素子製造工程が
終了した後に、別個に突起電極形成工程を実施して突起
電極を形成する構成とされていた。
【０００５】
【発明が解決しようとする課題】従って、従来の突起電
極の形成方法では、半導体素子の回路形成後に新たにリ
ソグラフィ技術等を用いて突起電極を形成するため、リ
ソグラフィ技術等を用いて半導体素子の回路形成した後
に、再びリソグラフィ技術等を用いて突起電極を形成す
る必要がある。よって、半導体素子全体の製造工程をみ
た場合、非常に多くの工程と設備と時間を必要とし、こ
のため製品コストも上昇してしまうという問題点があっ
た。
【０００６】本発明は上記の点に鑑みてなされたもので
あり、半導体素子の外部配線用の突起電極を短時間でか
つ低コストで形成することができる突起電極形成方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は下記の手段を
講じることにより解決することができる。請求項１記載
の発明方法では、少なくとも導電層が形成される基板に
突起電極を形成する突起電極形成方法において、上記基
板上に導電層を形成すると同時に突起電極を形成するこ
とを特徴とするものである。
【０００８】また、請求項２の発明方法では、基板上
に、所定位置にコンタクトビアを有する層間絶縁部材を
形成する絶縁部材形成工程と、上記コンタクトビア内及
び上記層間絶縁部材の上部に導電性層を形成する導電層
形成工程と、上記導電層を加工して、コンタクトビア内
に層間導電層を形成すると同時に突起電極を構成する突
起電極層を形成する突起電極層形成工程とを有してお
り、上記導電層形成工程，絶縁部材形成工程，導電層形
成工程，突起電極層形成工程を順次繰り返し実施するこ
とにより上記突起電極層を積層し、突起電極を形成する
ことを特徴とするものである。
【０００９】また、請求項３の発明方法では、上記突起
電極層形成工程において導電層を加工する方法としてリ
ソグラフィ技術を用いたことを特徴とするものである。
また、請求項４の発明方法では、少なくとも導電層が形
成される基板に突起電極を形成する突起電極形成方法に
おいて、上記基板上に半導体回路及び導電層を形成する
前に突起電極を形成することを特徴とするものである。
【００１０】また、請求項５の発明方法では、請求項４
記載の発明方法において、上記基板上に突起電極層を形
成し、続いてこの突起電極層をリソグラフィ技術を用い
て突起電極形成位置を残してエッチングすることにより
突起電極を形成することを特徴とするものである。更
に、請求項６の発明方法では、請求項５記載の発明方法
において、上記エッチングの方法としてウエットエッチ
ング法を用いたことを特徴とするものである。
【００１１】
【作用】上記の各手段は下記のように作用する。請求項
１及び２記載の発明方法によれば、突起電極は基板上に
導電層を形成すると同時に形成されるため、突起電極の
形成工程と半導体素子の形成工程の共通化を図ることが
でき、よって工程の簡略化を図ることができ製品コスト
の低減を図ることができる。
【００１２】また、請求項３の発明によれば、突起電極
層形成工程において導電層を加工する方法としてリソグ
ラフィ技術を用いることにより、容易にかつ精度の高い
突起電極を形成することができると共に、工程の共通化
を容易に行うことができる。また、請求項４の発明方法
によれば、突起電極は基板上に半導体回路及び導電層を
形成する前に形成されるため、半導体素子の構成要素の
製造工程に拘わらず突起電極の形成方法を選定できるた
め、簡単な形成方法を採用することができ製品コストの
低減を図ることができる。
【００１３】また、請求項５及び６の発明によれば、基
板上に突起電極層を形成し、続いてこの突起電極層をリ
ソグラフィ技術を用いて突起電極形成位置を残してエッ
チング、特にウェットエッチング法を採用することによ
り、突起電極を容易に形成することができる。
【００１４】
【実施例】次に本発明の実施例について図面と共に説明
する。図１は本発明の第１実施例である突起電極の形成
方法を示している。第１実施例に係る突起電極を形成す
るには、先ず半導体素子の基板となるシリコン（Ｓｉ）
基板１上の所定位置に、先ずアルミニウム（Ａｌ）等の
導電性金属よりなる第１配線層２を形成する。続いて、
第１配線層２が形成されたシリコン基板１の上部に層間
絶縁膜３を形成する。この層間絶縁膜３は、例えば絶縁
性のシリコン系ガラス等が用いられる。そして、この層
間絶縁膜３の上記第１配線層２と対向する位置をリソグ
ラフィ技術等を用いて取り除きコンタクトビア４を形成
する。図１（Ａ）は上記の各処理が実施された状態を示
している。
【００１５】続いて、第１配線層２，層間絶縁膜３，コ
ンタクトビア４が形成されたシリコン基板１の上部に
は、例えばＣＶＤ(Chemical Vapor Deposition) 法等に
よりタングステン（Ｗ）等の導電金属層５が形成され
る。この導電金属層５の厚さ寸法は例えば５μｍ〜３０
μｍであり、これによりコンタクトビア４には導電金属
層５が充填され、また層間絶縁膜３の上部にも導電金属
層５が形成される。これにより、第１配線層２は導電金
属層５と電気的に接続され、このコンタクトビア４に充
填された導電金属層５は、半導体回路の層間接続用の配
線として機能する。図１（Ｂ）は導電金属層５が形成さ
れた状態を示している。
【００１６】上記のように導電金属層５が形成される
と、続いて図１（Ｃ）に示されるように、導電金属層５
の上部には感光材であるホトレジスト６が塗布される。
ホトレジスト６が塗布されると、図１（Ｄ）に示される
ように、ホトレジスト６の上部にはホトレジスト用マス
ク７が配設される。ホトレジスト用マスク７には遮光部
７ａが形成されており、この遮光部７ａの形成位置は突
起電極の形成位置に選定されている。続いて、このホト
レジスト用マスク７の上部より光を照射して遮光部７ａ
の形状をホトレジスト６に転写する。
【００１７】続いて、露光されて感光したホトレジスト
６を現像すると、図１（Ｅ）に示すように遮光部７ａの
形成位置に対応した位置のみにホトレジスト６ａが残留
した状態となる。この状態において、導電金属層５をエ
ッチングして層間絶縁膜３の上部の導電金属層５を除去
する。この際、前記のように突起電極形成位置にはホト
レジスト６ａが配設された状態であるため、図１（Ｆ）
に示すように、突起電極形成位置においては導電金属層
５ａがエッチングされずに残った状態となる。
【００１８】尚、突起電極形成位置以外の部位において
は、コンタクトビア４内の導電金属層５の上面部と層間
絶縁膜３との上面が略面一となるよう、導電金属層５の
エッチング制御が行われるよう構成されている。続い
て、突起電極形成位置に形成されているホトレジスト６
ａを除去し、次にに図１（Ｇ）に示されるように、コン
タクトビア４に配設された導電金属層５の上部にアルミ
ニウム等よりなる第２配線層８を形成すると共に、突起
電極形成位置に形成された導電金属層５ａの上部にも第
２配線層８ａを形成する。これにより、導電金属層５ａ
及び第２配線層８とにより構成される突起電極９が形成
される。また、第１の配線層２と第２の配線層８は、層
間配線として機能する導電金属層５により電気的に接続
される。
【００１９】一方、上記第２配線層８の形成工程におい
て、突起電極９と第２配線層８は所定位置で電気的に接
続される。図１に示す例においては、左端部に形成され
ている第２配線層８が突起電極９の左下部と電気的に接
続されている。この突起電極９と第２配線層８との電気
的接続は、第２配線層８をリソグラフィ技術で加工する
際、第２配線層８の形成用マスクの形状を適宜設定して
おくことにより、容易に接続することができる。
【００２０】続いて、上記のように突起電極９が形成さ
れると、第２配線層８の上部及び層間絶縁膜３の上部に
半導体回路保護用の絶縁膜１０を形成することにより、
図３に示す半導体素子１１が形成される。尚、本発明は
突起電極の形成方法に特徴を有するため、半導体回路形
成工程に対する説明及び図示は省略している。上記して
きた説明から明らかなように、突起電極９を構成する導
電金属層５ａ及び第２配線層８ａは、共に半導体素子１
１を構成する第２配線層８，導電金属層５はと同一のも
のであり、同一工程において形成されるものである。即
ち、突起電極９は、図１（Ｃ）〜（Ｆ）で示される導電
金属層５の除去工程において、突起電極形成位置におい
ては導電金属層５を除去することなくそのまま残すこと
により形成されるものである。
【００２１】このように本実施例によれば、半導体素子
１１を構成する第２線層８及び導電金属層５を形成する
工程と同一工程で突起電極９を形成することができるた
め、突起電極９の形成工程と半導体回路の形成工程の共
通化を図ることができ、よって工程の簡略化を図ること
ができ製品コストの低減を図ることができる。また、第
２線層８及び導電金属層５の形成はリソグラフィ技術を
用いて行うため、突起電極９と半導体素子１１の構成要
素との形成工程の共通化が行い易いという特徴も有す
る。
【００２２】尚、図１及び図３を用いて説明した突起電
極９の形成方法では、導電金属層５を１層とし、これを
挟んで配線層２，８を形成した構成の半導体素子１１を
例に挙げて説明を行ったが、図５に示すように導電金属
層及び配線層を多層積層した構造とされた多層配線層１
２を有した半導体素子１３においても本発明を適用でき
ることは勿論である。
【００２３】また、上記してきた説明から明らかなよう
に、突起電極９の高さは、導電金属層５の厚さと関係を
有し、多層配線層１２を用いた場合には、積層される導
電金属層を選択的に所定層積層することにより突起電極
９の高さを調整することができる。続いて、図２を用い
て本発明の第２実施例である突起電極の形成方法につい
て説明する。
【００２４】第２実施例に係る突起電極を形成するに
は、図２（Ａ）に示されるように、半導体回路形成前の
シリコン基板２０の上部に、アルミニウム等の半導体回
路形成時に印加される熱に耐えうる（例えば融点が 450
℃〜 500℃以上）の導電金属層２１を、例えば５μｍ〜
５０μｍ程度の均一厚さで形成する。後述する説明から
明らかなように、シリコン基板２０の上部に形成される
導電金属層２１の厚さ寸法は、以下述べる工程により形
成される突起電極の高さ寸法となる。よって、図２
（Ａ）で示される工程において導電金属層２１の厚さを
調整することにより、形成される突起電極の高さ寸法を
制御することができる。
【００２５】上記のようにシリコン基板２０上に導電金
属層２１が形成されると、続いて図２（Ｂ）に示される
ように、導電金属層２１の上部に感光材であるホトレジ
スト２２が塗布されると共に、このホトレジスト２２と
対向離間する構成でホトレジスト用マスク２３が配設さ
れる。ホトレジスト用マスク２３には遮光部２３ａが形
成されており、この遮光部２３ａの形成位置は突起電極
の形成位置に選定されている。続いて、このホトレジス
ト用マスク２３の上部より光を照射して遮光部２３ａの
形状をホトレジスト２２に転写する。
【００２６】続いて、露光されて感光したホトレジスト
２２を現像して不要なホトレジストを除去すると、図２
（Ｃ）に示すように遮光部２３ａの形成位置に対応した
位置のみにホトレジスト２２ａが残留した状態となる。
この状態において、導電金属層２１に対してエッチング
処理を実施する。本実施例においては、導電金属層２１
のエッチング方法としウェットエッチング法を用いてお
り、上記のように導電金属層２１がアルミニウムである
場合には、エッチング液としてはH3PO4-CH3COOH-NH3 等
を用いることが考えられる。ウェットエッチング法を用
いて導電金属層２１のエッチングすることにより、エッ
チング液はホトレジスト２２ａを回り込んで導電金属層
２１をエッチング（オーバーエッチング）するため、エ
ッチング後の導電金属層２１の形状は図２（Ｄ）に示さ
れるように突起電極の形状として適した形状となる。
【００２７】このように、ウェットエッチング法を用い
て導電金属層２１のエッチングすることにより、特に成
形工程を設けることなく導電金属層２１の形状を突起電
極に適した形状に形成することができる。尚、上記エッ
チング処理を実施することにより、突起電極形成位置以
外の部位はシリコン基板２０が露出した状態となる。続
いて、図２（Ｅ）に示されるように各導電金属層２１の
上部に残っているホトレジスト２２ａを除去する。続い
て、図２（Ｆ）に示されるように突起電極形成位置に夫
々形成された導電金属層２１を覆うように実装基板との
接合性を良好とするための金属膜２４（例えば金（Ａ
ｕ）等）を被膜形成して突起電極２５を形成する。
【００２８】上記一連の突起電極２５の形成工程が終了
すると、続いて突起電極２５が配設されたシリコン基板
２０の上部に半導体回路の形成工程が実施され、半導体
回路層２６が形成されることにより、図４に示す半導体
素子２７が形成される。この半導体回路層２６が形成さ
れる際、突起電極２５は既にシリコン基板２０に形成さ
れているため、一般に積層構造とされた半導体回路層２
６に形成される配線層２８を図６に示すように直接突起
電極２５に接続するよう形成することが可能となり、配
線層２８と突起電極２５との接続を容易に行えると共
に、配線層２８の引回しの自由度を向上させることがで
きる。尚、図６において２９は半導体回路層２６を保護
するための絶縁層である。
【００２９】上記してきたように、第２実施例に係る突
起電極の形成方法では、突起電極２５はシリコン基板２
０上に半導体回路層２６を形成する前に形成されるた
め、半導体回路層２６の形成工程に拘わらずに突起電極
２５の形成方法を選定できる。このため、突起電極２５
の形成方法として簡単な形成方法を採用することができ
製品コストの低減を図ることができる。特に本実施例に
おいては、ウェットエッチング法を採用することによ
り、自動的に突起電極２５の形状として適した形状（山
型の形状）に形成することができ、またウェットエッチ
ング法は他の微細加工（例えば、露光技術等を用いた微
細加工方法）に対して簡単に加工が行えるため、形成コ
ストの低減を図ることができる。
【００３０】尚、ウェットエッチング法ではシリコン基
板２０をエッチング液内に浸漬させるために、シリコン
基板２０上にエッチング液により食刻される構成物が存
在する場合には適用することはできないが、本実施例の
場合には半導体回路層２６の形成前に突起電極２５を形
成するため、上記の点が問題となるようなことはなくウ
ェットエッチング法を用いても不都合が生じるようなこ
とはない。
【００３１】続いて、上記各実施例により形成された突
起電極９，２５を用いて半導体素子１１，１３，２７を
実装基板３０に実装する方法について図７乃至図１０を
用いて説明する。尚、以下の各説明においては突起電極
２５が形成された半導体素子２７を実装基板３０に実装
する例について説明するが、突起電極９が形成された半
導体素子１１，１３を実装する場合も同様な構造である
ため、半導体素子１１，１３の実装構造に対する説明は
省略する。
【００３２】図７は、半導体素子２７に複数個形成され
た突起電極２５を実装基板３０に形成された電極部材３
１に圧接することにより突起電極２５と電極部材３１を
接続する、いわゆるフェースダウンのフリップチップ実
装に本発明方法により製造された突起電極２５を適用し
た例を示している。また、図８は複数個の突起電極２５
が形成された半導体素子２７と電極部材３１が形成され
た実装基板３０との間に異方性導電性部材３２を介装
し、この異方性導電性部材３２により突起電極２５と電
極部材３１を電気的に接続した構造とされている。異方
性導電性部材３２は、エポキシ樹脂に銀（Ａｇ）粒子を
フィラーとして混合した構成を有し、突起電極２５と電
極部材３１との圧接位置においては、突起電極２５と電
極部材３１との間で銀粒子が挟持されることにより電気
的導通が行われるが、他の部分においては各銀粒子は絶
縁性の樹脂であるエポキシ樹脂により絶縁されており、
図中横方向の電気的導通は行われない。よって、突起電
極２５と電極部材３１との間では電気的導通が図られる
が、隣接する突起電極間では電気的導通は行われない。
また、エポキシ樹脂は接着剤として機能するため、半導
体素子２７と実装基板３０との接合を確実に行うことが
できる。
【００３３】また、図９は突起電極２５と電極部材３１
との接合位置に導電性ペースト３３を配設したことを特
徴とするものである。導電性ペースト３３は突起電極２
５と電極部材３１とを良好な状態で電気的に接続する部
材として、また突起電極２５と電極部材３１とを接着す
る接着剤として機能するため、半導体素子２７と実装基
板３０との電気的接続及び機械的接合を確実に行うこと
ができる。尚、導電性ペースト３３に代えて半田等を用
いることも可能である。
【００３４】更に、図１０はＴＡＢ実装方法に本発明方
法により形成された突起電極２５を適用した例を示して
いる。同ずにおいて、３４はＴＡＢリードであり、銅
（Ｃｕ）よりなる基材の表面に錫（Ｓｎ）等をメッキし
た構成とされいる。そして、突起電極２５に圧接ツール
（図示せず）を用いてＴＡＢリード３４を加熱しつつ圧
接し、突起電極２５の表面に形成されている金（Ａｕ）
よりなる金属膜２４とＴＡＢリード３４の表面に形成さ
れている錫とを共晶結合させることにより突起電極２５
とＴＡＢリード３４を接合する構造としたものである。
尚、同図において３５は突起電極２５を保護するための
パッシベーション膜である。
【００３５】上記のように本発明方法により形成される
突起電極９，２５は、種々の実装構造に対して適用する
ことができる。
【００３６】
【発明の効果】上述の如く本発明によりば、下記のよう
な種々の効果を奏するものである。請求項１及び２記載
の発明方法によれば、突起電極は基板上に導電層を形成
すると同時に形成されるため、突起電極の形成工程と半
導体素子の形成工程の共通化を図ることができ、よって
工程の簡略化を図ることができ製品コストの低減を図る
ことができる。
【００３７】また、請求項３の発明によれば、突起電極
層形成工程において導電層を加工する方法としてリソグ
ラフィ技術を用いることにより、容易にかつ精度の高い
突起電極を形成することができると共に、工程の共通化
を容易に行うことができる。また、請求項４の発明方法
によれば、突起電極は基板上に半導体素子及び導電層を
形成する前に形成されるため、半導体素子の構成要素の
製造工程に拘わらず突起電極の形成方法を選定できるた
め、簡単な形成方法を採用することができ製品コストの
低減を図ることができる。
【００３８】また、請求項５及び６の発明によれば、基
板上に突起電極層を形成し、続いてこの突起電極層をリ
ソグラフィ技術を用いて突起電極形成位置を残してエッ
チング、特にウェットエッチング法を採用することによ
り、突起電極を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明方法の第１実施例を説明するための図で
ある。
【図２】本発明方法の第２実施例を説明するための図で
ある。
【図３】本発明方法の第１実施例により形成された突起
電極を拡大して示す図である。
【図４】本発明方法の第２実施例により形成された突起
電極を有する半導体装置を示す図である。
【図５】本発明方法の第１実施例により形成された突起
電極を有する半導体装置を示す図である。
【図６】本発明方法の第２実施例により形成された突起
電極を有する半導体装置を示す図である。
【図７】本発明方法により形成された突起電極を有する
半導体素子を実装基板に実装する方法を説明するための
図である。
【図８】本発明方法により形成された突起電極を有する
半導体素子を実装基板に実装する方法を説明するための
図である。
【図９】本発明方法により形成された突起電極を有する
半導体素子を実装基板に実装する方法を説明するための
図である。
【図１０】本発明方法により形成された突起電極を有す
る半導体素子を実装基板に実装する方法を説明するため
の図である。
【符号の説明】
１，２０ シリコン基板 ２ 第１配線層 ３ 層間絶縁膜 ４ コンタクトビア ５，５ａ，２１ 導電金属層 ６，６ａ，２０，２０ａ ホトレジスト ７，２３ ホトレジスト用マスク ８，８ａ 第２配線層 ９，２５ 突起電極 １０ 絶縁膜 １１，１３，２７ 半導体素子 １２ 多層配線層 ２３ａ 遮光部 ２４ 金属膜 ２６ 半導体回路層 ２８ 配線層 ２９ 絶縁層 ３０ 実装基板 ３１ 電極部材 ３２ 異方性導電性部材 ３３ 導電ペースト ３４ ＴＡＢリード ３５ パッシベーション膜
【手続補正書】
【提出日】平成６年１月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも導電層（２，８，５）が形成
    される基板（１）に突起電極（９）を形成する突起電極
    形成方法において、 該基板（１）上に該導電層（２，８，５）を形成すると
    同時に該突起電極（９）を形成することを特徴とする突
    起電極形成方法。
  2. 【請求項２】 基板（１）上に、所定位置にコンタクト
    ビア（４）を有する層間絶縁部材（３）を形成する絶縁
    部材形成工程と、 該コンタクトビア（４）内及び該層間絶縁部材（３）の
    上部に導電性層（５）を形成する導電層形成工程と、 該導電層（５）を加工して、該コンタクトビア（４）内
    に層間導電層（５）を形成すると同時に突起電極（９）
    を構成する突起電極層（５ａ）を形成する突起電極層形
    成工程とを有しており、 上記導電層形成工程，絶縁部材形成工程，導電層形成工
    程，突起電極層形成工程を順次繰り返し実施することに
    より該突起電極層（５ａ）を積層し、該突起電極（９）
    を形成することを特徴とする突起電極形成方法。
  3. 【請求項３】 該突起電極層形成工程において該導電層
    （５）を加工する方法としてリソグラフィ技術を用いた
    ことを特徴とする請求項２記載の突起電極形成方法。
  4. 【請求項４】 少なくとも導電層（２６）が形成される
    基板（２０）に突起電極（２５）を形成する突起電極形
    成方法において、 該基板（２０）上に該半導体回路及び導電層（２６）を
    形成する前に該突起電極（２５）を形成することを特徴
    とする突起電極形成方法。
  5. 【請求項５】 基板（２０）上に突起電極層（２１）を
    形成し、続いて該突起電極層（２１）をリソグラフィ技
    術を用いて突起電極形成位置を残してエッチングするこ
    とにより突起電極（２５）を形成することを特徴とする
    請求項４記載の突起電極形成方法。
  6. 【請求項６】 該エッチングの方法としてウエットエッ
    チング法を用いたことを特徴とする請求項５記載の突起
    電極形成方法。
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