JPH07202043A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07202043A JPH07202043A JP5336922A JP33692293A JPH07202043A JP H07202043 A JPH07202043 A JP H07202043A JP 5336922 A JP5336922 A JP 5336922A JP 33692293 A JP33692293 A JP 33692293A JP H07202043 A JPH07202043 A JP H07202043A
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Abstract
(57)【要約】
【目的】本発明の目的は内部配線形成時の残さを発生さ
せないことによって、製品としての半導体装置の歩留り
を向上させることである。 【構成】制御ゲート電極５に対して自己整合的にコンタ
クトを開孔する部分とコンタクトを開孔しない側の第１
の層間絶縁膜１１の形状を異なるものとし、またコンタ
クトを開孔しない側の第１の層間絶縁膜１１を平坦にす
ることで内部配線１２を形成する際、残さが発生しない
ようにする。これによって製品としての半導体装置の歩
留りを向上させることができる。
せないことによって、製品としての半導体装置の歩留り
を向上させることである。 【構成】制御ゲート電極５に対して自己整合的にコンタ
クトを開孔する部分とコンタクトを開孔しない側の第１
の層間絶縁膜１１の形状を異なるものとし、またコンタ
クトを開孔しない側の第１の層間絶縁膜１１を平坦にす
ることで内部配線１２を形成する際、残さが発生しない
ようにする。これによって製品としての半導体装置の歩
留りを向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電極に対して自己整合的に形成されたコンタクトを有す
る半導体装置およびその製造方法に関する。
電極に対して自己整合的に形成されたコンタクトを有す
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来から基板上の電極に隣接してコンタ
クトを形成する場合、このコンタクトを電極に対して自
己整合的に形成し、集積度の向上を図っている。即ち、
電極および半導体基板の表面を覆うようにＣＶＤ法によ
り酸化膜を成長させ、エッチバックすることにより、電
極の側壁にのみ酸化膜を残して、自己整合的なコンタク
ト孔を開口し、その後配線を形成して、下層の配線や基
板に対するコンタクトを完成させていた。
クトを形成する場合、このコンタクトを電極に対して自
己整合的に形成し、集積度の向上を図っている。即ち、
電極および半導体基板の表面を覆うようにＣＶＤ法によ
り酸化膜を成長させ、エッチバックすることにより、電
極の側壁にのみ酸化膜を残して、自己整合的なコンタク
ト孔を開口し、その後配線を形成して、下層の配線や基
板に対するコンタクトを完成させていた。
【０００３】図４は従来の半導体装置の断面図であり、
これを参照しつつ従来の技術についてより詳細に説明す
る。なお、図３では例として、スタック型のゲート電極
を有するメモリセルトランジスタと、その電極に隣接す
るソースコンタクト電極を示している。図４において、
半導体基板１表面にメモリセルトランジスタのソース領
域７およびドレイン領域８が形成されている。そのソー
ス領域７とドレイン領域８との間はチャネル領域であ
る。チャネル領域上には、第１のゲート絶縁膜２があ
り、この上に浮遊ゲート電極３がある。さらにこの上に
第２のゲート絶縁膜４があり、この上に制御ゲート電極
５があり、この上に第１のゲート電極保護絶縁膜６があ
る。これらによってメモリセルトランジスタが形成され
ている。また、メモリセルトランジスタのソース側に
は、酸化膜サイドウォール１０がある。これが制御ゲー
ト電極５に対して自己整合的に形成されたコンタクトで
ある。また、ドレイン側および第１のゲート電極保護絶
縁膜６の一部は、第１の層間絶縁膜１１によって覆われ
ている。この第１の層間絶縁膜１１と酸化膜サイドウォ
ール１０とは同一の材料によって形成されている。ま
た、図には示していないが、制御ゲート電極５と平行な
方向に並んだメモリセルトランジスタのソース領域７は
ゲート電極に対して自己整合的に形成されたコンタクト
を介して内部配線１２によって互いに接続されている。
ここでメモリセルトランジスタの制御ゲート電極５およ
び浮遊ゲート電極３と内部配線１２とは、酸化膜サイド
ウォール１０、第１のゲート電極保護絶縁膜６、第１の
層間絶縁膜１１によって絶縁されている。
これを参照しつつ従来の技術についてより詳細に説明す
る。なお、図３では例として、スタック型のゲート電極
を有するメモリセルトランジスタと、その電極に隣接す
るソースコンタクト電極を示している。図４において、
半導体基板１表面にメモリセルトランジスタのソース領
域７およびドレイン領域８が形成されている。そのソー
ス領域７とドレイン領域８との間はチャネル領域であ
る。チャネル領域上には、第１のゲート絶縁膜２があ
り、この上に浮遊ゲート電極３がある。さらにこの上に
第２のゲート絶縁膜４があり、この上に制御ゲート電極
５があり、この上に第１のゲート電極保護絶縁膜６があ
る。これらによってメモリセルトランジスタが形成され
ている。また、メモリセルトランジスタのソース側に
は、酸化膜サイドウォール１０がある。これが制御ゲー
ト電極５に対して自己整合的に形成されたコンタクトで
ある。また、ドレイン側および第１のゲート電極保護絶
縁膜６の一部は、第１の層間絶縁膜１１によって覆われ
ている。この第１の層間絶縁膜１１と酸化膜サイドウォ
ール１０とは同一の材料によって形成されている。ま
た、図には示していないが、制御ゲート電極５と平行な
方向に並んだメモリセルトランジスタのソース領域７は
ゲート電極に対して自己整合的に形成されたコンタクト
を介して内部配線１２によって互いに接続されている。
ここでメモリセルトランジスタの制御ゲート電極５およ
び浮遊ゲート電極３と内部配線１２とは、酸化膜サイド
ウォール１０、第１のゲート電極保護絶縁膜６、第１の
層間絶縁膜１１によって絶縁されている。
【０００４】
【発明が解決しようとする課題】従来のようにゲート電
極に対して自己整合的に形成されたコンタクトを有する
半導体装置には、以下のような問題点がある。
極に対して自己整合的に形成されたコンタクトを有する
半導体装置には、以下のような問題点がある。
【０００５】つまり、メモリセルトランジスタのドレイ
ン側ではメモリセルトランジスタの形状によって、第１
の層間絶縁膜１１の高低差が非常に大きくなってしまう
ことである。特にスタック型ゲートを有するメモリセル
トランジスタの場合、例えば、第１のゲート電極保護絶
縁膜６の厚さが２５００オングストローム、制御ゲート
電極５の厚さが２５００オングストローム、浮遊ゲート
電極３の厚さが１５００オングストロームであれば、メ
モリセルトランジスタの高さは６５００オングストロー
ムにまでなってしまう。従って、第１の層間絶縁膜１１
の高低差も６５００オングストロームとなる。この状態
で内部配線１２のパターニングを行なうと、ドレイン側
には第１の層間絶縁膜１１に沿って内部配線１２の残さ
が発生してしまう。この残さは製品としての半導体装置
の歩留りを大きく下げるものであるので、どうしても取
り除かなければならないものである。
ン側ではメモリセルトランジスタの形状によって、第１
の層間絶縁膜１１の高低差が非常に大きくなってしまう
ことである。特にスタック型ゲートを有するメモリセル
トランジスタの場合、例えば、第１のゲート電極保護絶
縁膜６の厚さが２５００オングストローム、制御ゲート
電極５の厚さが２５００オングストローム、浮遊ゲート
電極３の厚さが１５００オングストロームであれば、メ
モリセルトランジスタの高さは６５００オングストロー
ムにまでなってしまう。従って、第１の層間絶縁膜１１
の高低差も６５００オングストロームとなる。この状態
で内部配線１２のパターニングを行なうと、ドレイン側
には第１の層間絶縁膜１１に沿って内部配線１２の残さ
が発生してしまう。この残さは製品としての半導体装置
の歩留りを大きく下げるものであるので、どうしても取
り除かなければならないものである。
【０００６】ここで、この残さを防ぐ方法として、特開
平４−３１７３５８がある。特開平４−１７３５８では
メモリセルトランジスタなどの配線をパターニングした
ものの上層に層間絶縁膜となる低融点ガラス膜を成長さ
せる。次にコンタクトを開孔する部分の低融点ガラス膜
に耐熱処理を行なう。そして層間絶縁膜に熱処理を行な
うことで低融点ガラス膜をフローさせる。このため、耐
熱処理を行なったコンタクト部では、層間絶縁膜は配線
の形状による段差をそのまま保ち、コンタクト部以外で
は、平坦になる。この後、全面をエッチバックすること
で、コンタクトを開孔しようとする配線の側面部にサイ
ドウォール状に層間絶縁膜を残すことができる。つまり
これで、配線に自己整合的にコンタクトが形成できる。
また、コンタクト部以外では層間絶縁膜は平坦であるの
で内部配線を形成する際には残さが発生しにくくなる。
しかし、この方法には以下に示すような欠点がある。
平４−３１７３５８がある。特開平４−１７３５８では
メモリセルトランジスタなどの配線をパターニングした
ものの上層に層間絶縁膜となる低融点ガラス膜を成長さ
せる。次にコンタクトを開孔する部分の低融点ガラス膜
に耐熱処理を行なう。そして層間絶縁膜に熱処理を行な
うことで低融点ガラス膜をフローさせる。このため、耐
熱処理を行なったコンタクト部では、層間絶縁膜は配線
の形状による段差をそのまま保ち、コンタクト部以外で
は、平坦になる。この後、全面をエッチバックすること
で、コンタクトを開孔しようとする配線の側面部にサイ
ドウォール状に層間絶縁膜を残すことができる。つまり
これで、配線に自己整合的にコンタクトが形成できる。
また、コンタクト部以外では層間絶縁膜は平坦であるの
で内部配線を形成する際には残さが発生しにくくなる。
しかし、この方法には以下に示すような欠点がある。
【０００７】つまり、層間絶縁膜を形成する前にすでに
段差がなく平坦であった部分の層間絶縁膜の厚さと、コ
ンタクト開孔部の層間絶縁膜の厚さが等しいことであ
る。従って、層間絶縁膜に熱処理を加え、全面をエッチ
バックしてコンタクトを開孔すると、最初から平坦であ
ったところの層間絶縁膜もなくなってしまうのである。
これは非常に大きな欠点である。
段差がなく平坦であった部分の層間絶縁膜の厚さと、コ
ンタクト開孔部の層間絶縁膜の厚さが等しいことであ
る。従って、層間絶縁膜に熱処理を加え、全面をエッチ
バックしてコンタクトを開孔すると、最初から平坦であ
ったところの層間絶縁膜もなくなってしまうのである。
これは非常に大きな欠点である。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は一導伝型の半導体基板表面に設けられたソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
に設けられたチャネル領域と、チャネル領域を覆う第１
のゲート絶縁膜を介して設けられた浮遊ゲート電極と、
浮遊ゲート電極を覆う第２のゲート絶縁膜を介して設け
られた制御ゲート電極と、制御ゲート電極を覆う第１の
ゲート電極保護絶縁膜からなるメモリセルトランジスタ
と、メモリセルトランジスタを覆う第２のゲート電極保
護絶縁膜と、第２のゲート電極保護絶縁膜を覆う第１の
層間絶縁膜とからなる半導体装置において、メモリセル
トランジスタのソース領域またはドレイン領域上のメモ
リセルトランジスタの側面部に選択的に設けられた絶縁
膜のサイドウォールからなり制御ゲート電極に対して自
己整合的に形成されたコンタクトを備えている。
は一導伝型の半導体基板表面に設けられたソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
に設けられたチャネル領域と、チャネル領域を覆う第１
のゲート絶縁膜を介して設けられた浮遊ゲート電極と、
浮遊ゲート電極を覆う第２のゲート絶縁膜を介して設け
られた制御ゲート電極と、制御ゲート電極を覆う第１の
ゲート電極保護絶縁膜からなるメモリセルトランジスタ
と、メモリセルトランジスタを覆う第２のゲート電極保
護絶縁膜と、第２のゲート電極保護絶縁膜を覆う第１の
層間絶縁膜とからなる半導体装置において、メモリセル
トランジスタのソース領域またはドレイン領域上のメモ
リセルトランジスタの側面部に選択的に設けられた絶縁
膜のサイドウォールからなり制御ゲート電極に対して自
己整合的に形成されたコンタクトを備えている。
【０００９】
【実施例】次に本発明について図面を用いて説明する。
【００１０】図１は本発明の第１の実施例を示す図であ
り、図５はその製造工程を各工程ごとに示した図であ
る。そこでまず図５を用いて製造工程について説明す
る。ただし、図１及び図５は例として、スタック型ゲー
トを有するメモリセルトランジスタを示している。
り、図５はその製造工程を各工程ごとに示した図であ
る。そこでまず図５を用いて製造工程について説明す
る。ただし、図１及び図５は例として、スタック型ゲー
トを有するメモリセルトランジスタを示している。
【００１１】図５（ａ）は例えば不純物濃度１×１０15
ｃｍ-3のＰ型シリコンの半導体基板１上に例えば厚さ１
００オングストロームの酸化シリコンから成る第１のゲ
ート絶縁膜２と、例えばリン拡散を行なった厚さ１５０
０オングストロームの多結晶シリコンから成る浮遊ゲー
ト電極３を成長させた後、既知の方法で浮遊ゲート電極
３をパターニングしたものである。その後、浮遊ゲート
電極３を覆うように例えばＣＶＤ法による厚さ７０オン
グストロームの酸化シリコンと厚さ１００オングストロ
ームの窒化シリコンと厚さ７０オングストロームの酸化
シリコンの三層積層膜から成る第２のゲート絶縁膜４
と、例えばリン拡散を行なった１０００オングストロー
ムの多結晶シリコンと厚さ１５００オングストロームの
ＷＳｉの積層膜から成る制御ゲート電極５および、例え
ば、ＣＶＤ法による厚さ２５００オングストロームの酸
化シリコンから成る第１のゲート電極保護絶縁膜６を順
次成長したものである。
ｃｍ-3のＰ型シリコンの半導体基板１上に例えば厚さ１
００オングストロームの酸化シリコンから成る第１のゲ
ート絶縁膜２と、例えばリン拡散を行なった厚さ１５０
０オングストロームの多結晶シリコンから成る浮遊ゲー
ト電極３を成長させた後、既知の方法で浮遊ゲート電極
３をパターニングしたものである。その後、浮遊ゲート
電極３を覆うように例えばＣＶＤ法による厚さ７０オン
グストロームの酸化シリコンと厚さ１００オングストロ
ームの窒化シリコンと厚さ７０オングストロームの酸化
シリコンの三層積層膜から成る第２のゲート絶縁膜４
と、例えばリン拡散を行なった１０００オングストロー
ムの多結晶シリコンと厚さ１５００オングストロームの
ＷＳｉの積層膜から成る制御ゲート電極５および、例え
ば、ＣＶＤ法による厚さ２５００オングストロームの酸
化シリコンから成る第１のゲート電極保護絶縁膜６を順
次成長したものである。
【００１２】図５（ｂ）は既知の方法で第１のゲート電
極保護絶縁膜６をパターニングしたものである。このと
き第１のゲート電極保護絶縁膜６に対して自己整合的
に、制御ゲート電極５、第２のゲート絶縁膜４および浮
遊ゲート電極３を同時に既知の方法でエッチングし、個
々のメモリセルトランジスタに分離したものである。ま
た、この後、メモリセルトランジスタをマスクとして、
既知の方法でソース領域７とドレイン領域８を形成す
る。
極保護絶縁膜６をパターニングしたものである。このと
き第１のゲート電極保護絶縁膜６に対して自己整合的
に、制御ゲート電極５、第２のゲート絶縁膜４および浮
遊ゲート電極３を同時に既知の方法でエッチングし、個
々のメモリセルトランジスタに分離したものである。ま
た、この後、メモリセルトランジスタをマスクとして、
既知の方法でソース領域７とドレイン領域８を形成す
る。
【００１３】図５（ｃ）は前述のメモリセルトランジス
タを覆うように、例えば厚さ２００オングストロームの
窒化シリコンから成る第２のゲート電極保護絶縁膜９
と、例えば厚さ３０００オングストロームのＢＰＳＧ膜
から成る第１の層間絶縁膜１１を順次成長させたもので
ある。
タを覆うように、例えば厚さ２００オングストロームの
窒化シリコンから成る第２のゲート電極保護絶縁膜９
と、例えば厚さ３０００オングストロームのＢＰＳＧ膜
から成る第１の層間絶縁膜１１を順次成長させたもので
ある。
【００１４】図５（ｄ）はメモリセルトランジスタのソ
ース領域７上にコンタクトを開孔するようにリリグラフ
ィーを行ない、例えばバッファード沸酸などのＢＰＳＧ
膜を等方性にエッチングするものを用いて第１の層間絶
縁膜１１にコンタクトを開孔したものである。このと
き、第２のゲート保護絶縁膜９によって、第１のゲート
電極保護絶縁膜６やメモリセルトランジスタの第２ゲー
ト絶縁膜４中の酸化シリコンはエッチングされない。
ース領域７上にコンタクトを開孔するようにリリグラフ
ィーを行ない、例えばバッファード沸酸などのＢＰＳＧ
膜を等方性にエッチングするものを用いて第１の層間絶
縁膜１１にコンタクトを開孔したものである。このと
き、第２のゲート保護絶縁膜９によって、第１のゲート
電極保護絶縁膜６やメモリセルトランジスタの第２ゲー
ト絶縁膜４中の酸化シリコンはエッチングされない。
【００１５】図５（ｅ）は、前述の第１の層間絶縁膜１
１を覆うように、後の工程で酸化膜サイドウォールとな
る酸化膜１０′を成長させたものである。
１を覆うように、後の工程で酸化膜サイドウォールとな
る酸化膜１０′を成長させたものである。
【００１６】図５（ｆ）は、全面にエッチバックを行な
うことで、メモリセルトランジスタのソース側のみに酸
化膜サイドウォール１０を形成することで、メモリセル
トランジスタに対して自己整合的にコンタクトを形成し
たものである。このとき、コンタクトを開孔した部分で
は、第２のゲート電極保護絶縁膜も同時にエッチングし
ている。また、このとき、コンタクト部以外では必ず第
１の層間絶縁膜１１が残っている。図５（ｇ）はグラウ
ンド線となる例えば厚さ２０００オングストロームのＷ
Ｓｉをスパッタした後、制御ゲート電極５と平行な方向
に並んだメモリセルトランジスタのソース領域７を互い
に接続するようにパターニングして、内部配線１２を形
成したものである。ただし図５（ｇ）においては、簡単
のために、内部配線１２の一部のみを示している。この
とき、メモリセルトランジスタのドレイン側では、第１
の層間絶縁膜１１が平坦であるので、内部配線１２を形
成する際の残さは発生しない。
うことで、メモリセルトランジスタのソース側のみに酸
化膜サイドウォール１０を形成することで、メモリセル
トランジスタに対して自己整合的にコンタクトを形成し
たものである。このとき、コンタクトを開孔した部分で
は、第２のゲート電極保護絶縁膜も同時にエッチングし
ている。また、このとき、コンタクト部以外では必ず第
１の層間絶縁膜１１が残っている。図５（ｇ）はグラウ
ンド線となる例えば厚さ２０００オングストロームのＷ
Ｓｉをスパッタした後、制御ゲート電極５と平行な方向
に並んだメモリセルトランジスタのソース領域７を互い
に接続するようにパターニングして、内部配線１２を形
成したものである。ただし図５（ｇ）においては、簡単
のために、内部配線１２の一部のみを示している。この
とき、メモリセルトランジスタのドレイン側では、第１
の層間絶縁膜１１が平坦であるので、内部配線１２を形
成する際の残さは発生しない。
【００１７】図５（ｈ）は全面に例えば厚さ５０００オ
ングストロームのＢＰＳＧ膜から成る第２の層間絶縁膜
１３を成長したものである。
ングストロームのＢＰＳＧ膜から成る第２の層間絶縁膜
１３を成長したものである。
【００１８】図５（ｉ）は既知の方法でメモリセルのト
ランジスタのドレイン領域８上にコンタクトを開孔した
後、ディジット線となる例えば厚さ１００００オングス
トロームのアルミをスパッタし、隣り合うメモリセルト
ランジスタのドレイン領域８を接続するようにパターニ
ングして、金属配線１４を形成したものである。
ランジスタのドレイン領域８上にコンタクトを開孔した
後、ディジット線となる例えば厚さ１００００オングス
トロームのアルミをスパッタし、隣り合うメモリセルト
ランジスタのドレイン領域８を接続するようにパターニ
ングして、金属配線１４を形成したものである。
【００１９】また、この図５（ｉ）は図１に示したもの
と同じである。
と同じである。
【００２０】本実施例の特徴は、メモリセルトランジス
タに対して自己整合的にコンタクトを開孔するソース側
とコンタクトを開孔しないドレイン側の第１の層間絶縁
膜１１の形状が異なることである。つまり、ドレイン側
の第１の層間絶縁膜１１が平坦になっている。このこと
によって内部配線１２を形成する際、ドレイン側に残さ
が発生しない。
タに対して自己整合的にコンタクトを開孔するソース側
とコンタクトを開孔しないドレイン側の第１の層間絶縁
膜１１の形状が異なることである。つまり、ドレイン側
の第１の層間絶縁膜１１が平坦になっている。このこと
によって内部配線１２を形成する際、ドレイン側に残さ
が発生しない。
【００２１】特に本実施例で示したように、スタック型
ゲートを有するメモリセルトランジスタを形成する場合
は、スタック型ゲートの側面における段差は非常に大き
いものであり、本発明による残さの防止及びそれによる
半導体装置の品質向上の効果は、より効果的にあらわれ
る。即ち、従って、製品としての半導体装置の歩留りの
観点からみた場合、従来の歩留りが３０％であったもの
が、本実施例を用いれば歩留りは７０％にまで向上す
る。
ゲートを有するメモリセルトランジスタを形成する場合
は、スタック型ゲートの側面における段差は非常に大き
いものであり、本発明による残さの防止及びそれによる
半導体装置の品質向上の効果は、より効果的にあらわれ
る。即ち、従って、製品としての半導体装置の歩留りの
観点からみた場合、従来の歩留りが３０％であったもの
が、本実施例を用いれば歩留りは７０％にまで向上す
る。
【００２２】図２は本発明の第２の実施例を示す図であ
る。
る。
【００２３】第２の実施例が第１の実施例と異なるの
は、メモリセルトランジスタに浮遊ゲート電極および第
２のゲート絶縁膜がないことである。また、この制御ゲ
ート電極５はメモリセルトランジスタではなく論理回路
などを構成するものであってもかまわない。この場合に
も第１の実施例と同様に、半導体装置の品質を向上させ
る効果が得られることは、明らかである。
は、メモリセルトランジスタに浮遊ゲート電極および第
２のゲート絶縁膜がないことである。また、この制御ゲ
ート電極５はメモリセルトランジスタではなく論理回路
などを構成するものであってもかまわない。この場合に
も第１の実施例と同様に、半導体装置の品質を向上させ
る効果が得られることは、明らかである。
【００２４】図３は本発明の第３の実施例を示す図であ
る。以下には、第１の実施例と異なる部分のみ説明す
る。
る。以下には、第１の実施例と異なる部分のみ説明す
る。
【００２５】図５（ｃ）に示した第１のゲート電極保護
絶縁膜６が例えば厚さ２０００オングストロームの窒化
シリコンで形成していることと、第２のゲート電極保護
絶縁膜９がないことと、第１の層間絶縁膜１１がＢＰＳ
Ｇ膜ではなく、例えばＣＶＤ法による厚さ２５００オン
グストロームの酸化シリコンによって第１の層間絶縁膜
１１を形成していることである。第１の層間絶縁膜１１
として酸化シリコンを用いたことでメモリセルトランジ
スタのドレイン側にも第１のゲート電極保護絶縁膜６と
制御ゲート電極５と浮遊ゲート電極３の高さの和から、
第１の層間絶縁膜１１の厚さを差し引いただけの段差が
できることになる。しかし、図５（ｅ）、（ｆ）に示し
たように酸化膜１０′をエッチバックする際、メモリセ
ルトランジスタのドレイン側にも酸化膜サイドウォール
１０が形成される。この酸化膜サイドウォール１０によ
ってドレイン側の段差が軽減される。従って、内部配線
１２を形成する際には、メモリセルトランジスタのドレ
イン側では残さは発生しない。このことにより第１の実
施例と同じ利点を得る。
絶縁膜６が例えば厚さ２０００オングストロームの窒化
シリコンで形成していることと、第２のゲート電極保護
絶縁膜９がないことと、第１の層間絶縁膜１１がＢＰＳ
Ｇ膜ではなく、例えばＣＶＤ法による厚さ２５００オン
グストロームの酸化シリコンによって第１の層間絶縁膜
１１を形成していることである。第１の層間絶縁膜１１
として酸化シリコンを用いたことでメモリセルトランジ
スタのドレイン側にも第１のゲート電極保護絶縁膜６と
制御ゲート電極５と浮遊ゲート電極３の高さの和から、
第１の層間絶縁膜１１の厚さを差し引いただけの段差が
できることになる。しかし、図５（ｅ）、（ｆ）に示し
たように酸化膜１０′をエッチバックする際、メモリセ
ルトランジスタのドレイン側にも酸化膜サイドウォール
１０が形成される。この酸化膜サイドウォール１０によ
ってドレイン側の段差が軽減される。従って、内部配線
１２を形成する際には、メモリセルトランジスタのドレ
イン側では残さは発生しない。このことにより第１の実
施例と同じ利点を得る。
【００２６】また、第２のゲート電極保護絶縁膜９がな
いことについては、まず、第１のゲート電極保護膜６が
例えば窒化シリコンで形成されているので、図５（ｄ）
に示したように、メモリセルトランジスタのソース領域
７上の第１の層間絶縁膜１１を除去する際にもエッチグ
されないことと、メモリセルトランジスタに影響がなけ
れば、第２のゲート絶縁膜４を構成する酸化シリコンの
露出部がエッチングされてもかまわないことによる。
いことについては、まず、第１のゲート電極保護膜６が
例えば窒化シリコンで形成されているので、図５（ｄ）
に示したように、メモリセルトランジスタのソース領域
７上の第１の層間絶縁膜１１を除去する際にもエッチグ
されないことと、メモリセルトランジスタに影響がなけ
れば、第２のゲート絶縁膜４を構成する酸化シリコンの
露出部がエッチングされてもかまわないことによる。
【００２７】
【発明の効果】以上説明したように本発明ではゲート電
極に対して自己整合的にコンタクトを開孔する部分とコ
ンタクトを開孔しない側の層間絶縁膜の形状を異なるも
のにし、またコンタクトを開孔しない側の層間絶縁膜を
平坦にすることで内部配線を形成する際、残さが発生し
ない。従って製品としての半導体装置の歩留りを従来３
０％程度であったものを７０％程度にまで向上させるこ
とができる。
極に対して自己整合的にコンタクトを開孔する部分とコ
ンタクトを開孔しない側の層間絶縁膜の形状を異なるも
のにし、またコンタクトを開孔しない側の層間絶縁膜を
平坦にすることで内部配線を形成する際、残さが発生し
ない。従って製品としての半導体装置の歩留りを従来３
０％程度であったものを７０％程度にまで向上させるこ
とができる。
【図１】本発明の第１の実施例を示す半導体装置の断面
図。
図。
【図２】本発明の第２の実施例を示す半導体装置の断面
図。
図。
【図３】本発明の第３の実施例を示す半導体装置の断面
図。
図。
【図４】従来例を示す半導体装置の断面図。
【図５】本発明の第１の実施例をその製造工程に従って
並べた半導体装置の断面図。
並べた半導体装置の断面図。
【図６】第１の実施例の工程順断面図。
１ 半導体基板 ２ 第１のゲート絶縁膜 ３ 浮遊ゲート電極 ４ 第２のゲート絶縁膜 ５ 制御ゲート電極 ６ 第１のゲート電極保護絶縁膜 ７ ソース領域 ８ ドレイン領域 ９ 第２のゲート電極保護絶縁膜 １０ 酸化膜サイドウォール １１ 第１の層間絶縁膜 １２ 内部配線 １３ 第２の層間絶縁膜 １４ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (7)
- 【請求項１】 一導伝型の半導体基板表面に設けられた
ソース領域およびドレイン領域と、前記ソース領域と前
記ドレイン領域との間に設けられたチャネル領域と、前
記チャネル領域を覆う第１のゲート絶縁膜を介して設け
られた浮遊ゲート電極と、前記浮遊ゲート電極を覆う第
２のゲート絶縁膜を介して設けられた制御ゲート電極
と、前記制御ゲート電極を覆う第１のゲート電極保護絶
縁膜からなるメモリセルトランジスタと、前記メモリセ
ルトランジスタを覆う第２のゲート電極保護絶縁膜と、
前記第２のゲート電極保護絶縁膜を覆う第１の層間絶縁
膜とからなる半導体装置において、前記メモリセルトラ
ンジスタの前記ソース領域または前記ドレイン領域上の
前記メモリセルトランジスタの側面部に選択的に設けら
れた絶縁膜のサイドウォールからなり前記制御ゲート電
極に対して自己整合的に形成されたコンタクトを有する
ことを特徴とする半導体装置。 - 【請求項２】 前記請求項１における半導体装置におい
て、前記メモリセルトランジスタに前記浮遊ゲート電極
および前記第２のゲート絶縁膜がないことを特徴とする
半導体装置。 - 【請求項３】 前記請求項１における半導体装置におい
て、前記第２のゲート電極保護絶縁膜がないことを特徴
とする半導体装置。 - 【請求項４】 一導伝型の半導体基板表面にソース領域
およびドレイン領域を設ける工程と、前記ソース領域と
前記ドレイン領域との間のチャネル領域を覆う第１のゲ
ート絶縁膜を設ける工程と、前記第１のゲート絶縁膜を
覆う浮遊ゲート電極を設ける工程と、前記浮遊ゲート電
極を覆う第２のゲート絶縁膜を設ける工程と、前記第２
のゲート絶縁膜を覆う制御ゲート電極を設ける工程と、
前記制御ゲート電極を覆う第１のゲート電極保護絶縁膜
を設ける工程と、これらの工程によって形成されるメモ
リセルトランジスタを覆う第２のゲート電極保護絶縁膜
を設ける工程と、前記第２のゲート電極保護絶縁膜を覆
う第１の層間絶縁膜を設ける工程とからなる半導体装置
の製造方法において、前記メモリセルトランジスタの前
記ソース領域または前記ドレイン領域上の前記第１の層
間絶縁膜を除去する工程と、前記第１の層間絶縁膜を覆
うように絶縁膜を設ける工程と、前記絶縁膜をエッチバ
ックして前記メモリセルトランジスタの側面部に絶縁膜
のサイドウォールからなる前記制御ゲート電極に対する
自己整合的なコンタクトを形成することを特徴とする半
導体装置の製造方法。 - 【請求項５】 一導伝型の半導体基板表面にソース領域
およびドレイン領域を設ける工程と、前記ソース領域と
前記ドレイン領域との間のチャネル領域を覆う第１のゲ
ート絶縁膜を設ける工程と、前記第１のゲート絶縁膜を
覆うゲート電極を設ける工程と、前記ゲート電極を覆う
第１のゲート電極保護絶縁膜を設ける工程と、これらの
工程により形成されるメモリセルトランジスタを覆う第
２のゲート電極保護絶縁膜を設ける工程と、前記第２の
ゲート電極保護絶縁膜を覆う第１の層間絶縁膜を設ける
工程とからなる半導体装置の製造方法において、前記メ
モリセルトランジスタの前記ソース領域または前記ドレ
イン領域上の前記第１の層間絶縁膜を除去する工程と、
前記第１の層間絶縁膜を覆うように絶縁膜を設ける工程
と、前記絶縁膜をエッチバックして前記メモリセルトラ
ンジスタの側面部に絶縁膜のサイドウォールからなる前
記制御ゲート電極に対する自己整合的なコンタクトを形
成することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記請求項４における半導体装置の製造
方法において、前記第２のゲート電極保護絶縁膜を設け
る工程を省いたことを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記請求項２における半導体装置におい
て、前記制御ゲート電極が論理回路などを構成するゲー
ト電極であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336922A JPH07202043A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336922A JPH07202043A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202043A true JPH07202043A (ja) | 1995-08-04 |
Family
ID=18303875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336922A Pending JPH07202043A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359166B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477142A (en) * | 1987-09-18 | 1989-03-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH02228075A (ja) * | 1989-03-01 | 1990-09-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0399473A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0497568A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | 不揮発性メモリ及びその製造方法 |
-
1993
- 1993-12-28 JP JP5336922A patent/JPH07202043A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477142A (en) * | 1987-09-18 | 1989-03-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH02228075A (ja) * | 1989-03-01 | 1990-09-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0399473A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0497568A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | 不揮発性メモリ及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359166B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |