JPH0497568A - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
- Publication number
- JPH0497568A JPH0497568A JP2215545A JP21554590A JPH0497568A JP H0497568 A JPH0497568 A JP H0497568A JP 2215545 A JP2215545 A JP 2215545A JP 21554590 A JP21554590 A JP 21554590A JP H0497568 A JPH0497568 A JP H0497568A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- diffusion layer
- source
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims description 66
- 238000009792 diffusion process Methods 0.000 claims description 55
- 239000011229 interlayer Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 54
- 238000005516 engineering process Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- WIVGIKIKQHUFOD-UHFFFAOYSA-N 4-fluoro-n-methyl-n-[4-[6-(propan-2-ylamino)pyrimidin-4-yl]-1,3-thiazol-2-yl]benzamide Chemical compound C1=NC(NC(C)C)=CC(C=2N=C(SC=2)N(C)C(=O)C=2C=CC(F)=CC=2)=N1 WIVGIKIKQHUFOD-UHFFFAOYSA-N 0.000 description 1
- 101100390778 Drosophila melanogaster Fitm2 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012788 optical film Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲート電極および制御ゲート電極の２層の
ゲート電極からなるケート電極部を有する不揮発性メモ
リ及びその製造方法に関する。
ゲート電極からなるケート電極部を有する不揮発性メモ
リ及びその製造方法に関する。
従来、浮遊ゲート電極および制御ゲート電極の２層のゲ
ート電極からなるゲート電極部を有する不揮発性メモリ
のセルアレイは、ソース拡散層を数ビツト毎に共通にし
、数ビツト毎に１箇所のソースコンタクトを設けてソー
ス配線を接続していた。
ート電極からなるゲート電極部を有する不揮発性メモリ
のセルアレイは、ソース拡散層を数ビツト毎に共通にし
、数ビツト毎に１箇所のソースコンタクトを設けてソー
ス配線を接続していた。
そのため、数ビットおきにソース配線の専用の領域を必
要とし、このソース配線の専用の領域は不揮発性メモリ
の微細化の制約要因となっていた。
要とし、このソース配線の専用の領域は不揮発性メモリ
の微細化の制約要因となっていた。
これに対する対策として、近年、各ビット毎にソースコ
ンタクトを設け、各ビット毎にソース配線を接続し、か
つ、このソースコンタクトおよびビットコンタクトをソ
ース拡散層およびドレイン拡散層に対して自己整合的に
形成する技術か出現した。
ンタクトを設け、各ビット毎にソース配線を接続し、か
つ、このソースコンタクトおよびビットコンタクトをソ
ース拡散層およびドレイン拡散層に対して自己整合的に
形成する技術か出現した。
上述の技術は、例えば、１９８９年、フイ・イー・ティ
ー・エムテクニカル ダイジェスト２５８３ページに
ヒサムネ ら （１９８９１ＥＤＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ、 ｐ５８３． Ｙ、ＨＩＳＡＭＵ
ＮＥ ｅｔ ａｌ ）により報告された。
ー・エムテクニカル ダイジェスト２５８３ページに
ヒサムネ ら （１９８９１ＥＤＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ、 ｐ５８３． Ｙ、ＨＩＳＡＭＵ
ＮＥ ｅｔ ａｌ ）により報告された。
第４図、第５図（ａ）〜（ｇ）を用いて、上述の従来の
不揮発性メモリの構造および製造方法を説明する。
不揮発性メモリの構造および製造方法を説明する。
まず、第４図の平面図を用いて、従来の不揮発性メモリ
の構造を説明する。
の構造を説明する。
この不揮発性メモリは、
一方向に並んで延びたセルアレイ構成領域２７を有し、
セルアレイ構成領域２７と直角に交わるように並んで延
びる制御ゲート電極５を有し、制御ゲート電極５と交わ
る部分のセルアレイ構成領域２７に浮遊ゲート電極３を
有し、制御ゲート電極５を間に挟んだ部分のセルアレイ
構成領域２７にソース拡散層８．ドレイン拡散層９を有
し、 ソース拡散層８およびドレイン拡散層９上に、各々制御
ゲート電極５に対して自己整合的に形成されたソースコ
ンタクト１１およびドレインコンタクト１２を有し、 ソースコンタクト１１を介してソース拡散層８に接続さ
れ、制御ゲート電極５に平行な方向に延びたソース配線
（以後、ソース線と記す）１４を有し、 ドレインコンタクト１２を介してドレイン拡散層９に接
続され、各ドレイン拡散層９毎に分離して形成されたド
レインパット１５を有し、各々のドレインパッド１５の
領域内にビットコンタクト１７を有し、 ヒツトコンタクト１７およびドレインパッド１５を介し
てドレイン拡散層９に接続され、セルアレイ構成領域２
７と平行な方向に延びたビット配線（以後、ビット線と
記す）１９を有している。
びる制御ゲート電極５を有し、制御ゲート電極５と交わ
る部分のセルアレイ構成領域２７に浮遊ゲート電極３を
有し、制御ゲート電極５を間に挟んだ部分のセルアレイ
構成領域２７にソース拡散層８．ドレイン拡散層９を有
し、 ソース拡散層８およびドレイン拡散層９上に、各々制御
ゲート電極５に対して自己整合的に形成されたソースコ
ンタクト１１およびドレインコンタクト１２を有し、 ソースコンタクト１１を介してソース拡散層８に接続さ
れ、制御ゲート電極５に平行な方向に延びたソース配線
（以後、ソース線と記す）１４を有し、 ドレインコンタクト１２を介してドレイン拡散層９に接
続され、各ドレイン拡散層９毎に分離して形成されたド
レインパット１５を有し、各々のドレインパッド１５の
領域内にビットコンタクト１７を有し、 ヒツトコンタクト１７およびドレインパッド１５を介し
てドレイン拡散層９に接続され、セルアレイ構成領域２
７と平行な方向に延びたビット配線（以後、ビット線と
記す）１９を有している。
次に、第５図（ａ）〜（ｇ）に示す工程順の縦断面図を
用いて、第４図に示した構造の不揮発性メモリの製造方
法を説明する。第５図（ａ）〜（ｇ）は、第４図におけ
るＡＡ”線の部分での断面図である。
用いて、第４図に示した構造の不揮発性メモリの製造方
法を説明する。第５図（ａ）〜（ｇ）は、第４図におけ
るＡＡ”線の部分での断面図である。
まず、第５図（ａ）に示すように、半導体基板１上に、
第１のゲート絶縁膜２．浮遊ゲート電極３、第２のゲー
ト絶縁膜４．制御ゲート電極５゜ゲート電極上絶縁１１
１６が順次積層されてなるゲート電極部７を形成し、半
導体基板１表面にソース拡散層８およびドレイン拡散層
９を形成する。
第１のゲート絶縁膜２．浮遊ゲート電極３、第２のゲー
ト絶縁膜４．制御ゲート電極５゜ゲート電極上絶縁１１
１６が順次積層されてなるゲート電極部７を形成し、半
導体基板１表面にソース拡散層８およびドレイン拡散層
９を形成する。
次に、第５図（ｂ）に示すように、半導体基板１表面お
よびゲート電極部７を覆うように、第１の層間絶縁膜１
３を堆積する。
よびゲート電極部７を覆うように、第１の層間絶縁膜１
３を堆積する。
次に、第５図（ｃ）に示すように、ソース拡散層８上お
よびドレイン拡散層９上を含む所定位置に開口部を設け
たフォトレジスト２０をマスクにして、第１の層間絶縁
膜１３に対して異方性エツチングを行ない、ゲート電極
部７の側面に第１の層間絶縁膜１３からなる側壁絶縁膜
１０を形成するとともに、ソース拡散層８およびドレイ
ン拡散層９表面に各々ソースコンタクト１１およびドレ
インコンタクト１２をゲート電極部７に対して自己整合
的に形成する。
よびドレイン拡散層９上を含む所定位置に開口部を設け
たフォトレジスト２０をマスクにして、第１の層間絶縁
膜１３に対して異方性エツチングを行ない、ゲート電極
部７の側面に第１の層間絶縁膜１３からなる側壁絶縁膜
１０を形成するとともに、ソース拡散層８およびドレイ
ン拡散層９表面に各々ソースコンタクト１１およびドレ
インコンタクト１２をゲート電極部７に対して自己整合
的に形成する。
次に、第５図（ｄ）に示すように、半導体基板１表面お
よび第１の層間絶縁膜１３を覆うように、金属硅化物等
の導電性薄８２１を堆積する。
よび第１の層間絶縁膜１３を覆うように、金属硅化物等
の導電性薄８２１を堆積する。
続いて、第５図（ｅ）に示すように、導電性薄ＪＩ！２
１をパターニングして、各セルアレイのソース拡散層８
に接続されるソース線１４．および各セルアレイのドレ
イン拡散層９毎に接続されるドレインパッド１５を形成
する。
１をパターニングして、各セルアレイのソース拡散層８
に接続されるソース線１４．および各セルアレイのドレ
イン拡散層９毎に接続されるドレインパッド１５を形成
する。
引き続いて、第５図（ｆ）に示すように、ソース線１４
．ドレインパッド１５．および第１の層間絶縁膜１３を
覆うように第２の層間絶縁膜１６を堆積し、ドレインパ
ッド１５上の第２の層間絶縁！１６を開口し、ビットコ
ンタクト１７を形成する。
．ドレインパッド１５．および第１の層間絶縁膜１３を
覆うように第２の層間絶縁膜１６を堆積し、ドレインパ
ッド１５上の第２の層間絶縁！１６を開口し、ビットコ
ンタクト１７を形成する。
更に、第５図（ｇ）に示すように、ピットコ〉タクト１
７内にコンタクト埋設物１８を埋設し、コンタクト埋設
物１８．ビットコンタクト１７およびドレインパッド１
５を介してドレイン拡散層９に接続するビット線１９を
第２の層間絶縁膜１６上に形成する。
７内にコンタクト埋設物１８を埋設し、コンタクト埋設
物１８．ビットコンタクト１７およびドレインパッド１
５を介してドレイン拡散層９に接続するビット線１９を
第２の層間絶縁膜１６上に形成する。
上述した従来の２層のゲート電極からなるゲート電極部
を有する不揮発性メモリの自己整合的なコンタクトでは
、ドレインパッド１５上にビットコンタクト１７が形成
されるため、ドレインパッド１５の寸法を十分大きくす
る必要があり、それ故セルサイズの微細化にはあまり効
果がながった。
を有する不揮発性メモリの自己整合的なコンタクトでは
、ドレインパッド１５上にビットコンタクト１７が形成
されるため、ドレインパッド１５の寸法を十分大きくす
る必要があり、それ故セルサイズの微細化にはあまり効
果がながった。
ドレインパッド１５のサイズρ（正方形の一辺）は、ビ
ットコンタクト１７のサイズをλ（正方形の一辺）、ビ
ットコンタクト１７の実寸法のパターン変換差Δλ（設
計寸法からの広がり）ドレインパッド１５の実寸法のパ
ターン変換差Δρ（設計寸法からの細り）、ビットコン
タクト１７のフォトリソグラフィの際のドレインパッド
１５に対する位置合せずれδとすると、ρ 〉λ ＋Δ
λ ＋Δ η ＋δ でなければならない。ドレインパッド１５間の間隔を８
１とすると、制御ゲート電極５方向のセルのサイズはρ
＋８１以上必要となる。ここで、λ及びＳｌを設計上の
最小寸法ηとすると、セルの制御ゲート電極５方向のサ
イズの下限は、２η＋Δλ＋Δｊ＋δ となり、第２項以降のプロセス上の制約がセルの微細化
にとって大きな障害になる。
ットコンタクト１７のサイズをλ（正方形の一辺）、ビ
ットコンタクト１７の実寸法のパターン変換差Δλ（設
計寸法からの広がり）ドレインパッド１５の実寸法のパ
ターン変換差Δρ（設計寸法からの細り）、ビットコン
タクト１７のフォトリソグラフィの際のドレインパッド
１５に対する位置合せずれδとすると、ρ 〉λ ＋Δ
λ ＋Δ η ＋δ でなければならない。ドレインパッド１５間の間隔を８
１とすると、制御ゲート電極５方向のセルのサイズはρ
＋８１以上必要となる。ここで、λ及びＳｌを設計上の
最小寸法ηとすると、セルの制御ゲート電極５方向のサ
イズの下限は、２η＋Δλ＋Δｊ＋δ となり、第２項以降のプロセス上の制約がセルの微細化
にとって大きな障害になる。
また、上述の従来技術では、ソースコンタクト１１、
ドレインコンタクト１２が各々制御ゲート電極５に対
して自己整合的になっているため、セルのビット線１つ
の方向に関しても、ソース線１４及びドレインパッド１
５は制御ゲート電極５に対してオーバーラツプさせる必
要がある。ソース線１４とドレインパッド１５とが同一
の導電性薄膜２１により形成されているため、ソース１
ｌ１４、ドレインパッド１５の各々と制御ゲート電極５
とのオーバーラツプ長をγ、ソース線１４とドレインパ
ッド１５との間隔を８２とすると、制御ゲート電ｆ！５
のゲート長しは、 Ｌ＞３２ ＋２γ でなければならない。Ｓ２が設計上の最小寸法ηである
とすると、制御ゲート電極５のゲート長しの下限はη＋
２７となり、ゲート長りを最小寸法ηにすることは不可
能となる。
ドレインコンタクト１２が各々制御ゲート電極５に対
して自己整合的になっているため、セルのビット線１つ
の方向に関しても、ソース線１４及びドレインパッド１
５は制御ゲート電極５に対してオーバーラツプさせる必
要がある。ソース線１４とドレインパッド１５とが同一
の導電性薄膜２１により形成されているため、ソース１
ｌ１４、ドレインパッド１５の各々と制御ゲート電極５
とのオーバーラツプ長をγ、ソース線１４とドレインパ
ッド１５との間隔を８２とすると、制御ゲート電ｆ！５
のゲート長しは、 Ｌ＞３２ ＋２γ でなければならない。Ｓ２が設計上の最小寸法ηである
とすると、制御ゲート電極５のゲート長しの下限はη＋
２７となり、ゲート長りを最小寸法ηにすることは不可
能となる。
本発明の不揮発性メモリは、
半導体基板の一主面上にソース線を有し、２層のゲート
電極からなるゲート電極部を有する不揮発性メモリのセ
ルアレイにおいて、 前記ソース線かビットコンタクト形成領域に開口部を有
する平面状の導電性膜よりなる。
電極からなるゲート電極部を有する不揮発性メモリのセ
ルアレイにおいて、 前記ソース線かビットコンタクト形成領域に開口部を有
する平面状の導電性膜よりなる。
また本発明の不揮発性メモリの製造方法は、半導体基板
の一主面上に形成された不揮発性メモリのセルアレイ構
成領域に、第１のゲート絶縁膜、浮遊ゲート電極、第２
のゲート絶縁膜、制御ゲート電極、ゲート電極上絶縁膜
を順次積層させてなるゲート電極部を形成する工程と、
前記セルアレイ構成領域に、ソース拡散層、ドレイン拡
散層を形成する工程と、 前記セルアレイ構成領域上全面を覆うように第１の層間
絶縁膜を形成する工程と、 前記ソース拡散層上を含む所定位置に開口部を設けたフ
ォトレジストをマスクにして、前記第１の層間絶縁膜に
対して異方性エツチングを行ない、前記ソース拡散層に
接する前記ゲート電極部の側面に第１の側壁絶縁膜を形
成するとともに、前記ソース拡散層に接する前記ゲート
電極部に自己整合的なソースコンタクトを開口する工程
と、前記ソースコンタクトを介して前記ソース拡散層と
接続し、前記第１の層間絶縁膜を介して前記セルアレイ
構成領域を覆う平面状のソース線を形成する工程と、 前記ソース線上を含んな全面を覆う第２の層間絶縁膜を
形成する工程と、 前記ドレイン拡散層上を含む所定位置に開口部を設けた
フォトレジストをマスクにして、前記第２の層間絶縁膜
および前記ソース線に対して異方性エツチングを行ない
、前記ドレイン拡散層に接する前記ゲート電極部の側面
に第２の側壁絶縁膜を形成するとともに、前記ドレイン
拡散層に接する前記ゲート電極部に自己整合的なビット
コンタクトを開口する工程と、 前記第２の層間絶縁膜上に前記ビットコンタクト開口部
を含んだ全面に第３の層間絶縁膜を堆積し、前記第３の
層間絶縁膜に対して異方性エツチングを行ない、前記ビ
ットコンタクトを再び開口するとともに、前記ビットコ
ンタクトの側面に第３の側壁絶縁膜を形成する工程と、 を含んでいる。
の一主面上に形成された不揮発性メモリのセルアレイ構
成領域に、第１のゲート絶縁膜、浮遊ゲート電極、第２
のゲート絶縁膜、制御ゲート電極、ゲート電極上絶縁膜
を順次積層させてなるゲート電極部を形成する工程と、
前記セルアレイ構成領域に、ソース拡散層、ドレイン拡
散層を形成する工程と、 前記セルアレイ構成領域上全面を覆うように第１の層間
絶縁膜を形成する工程と、 前記ソース拡散層上を含む所定位置に開口部を設けたフ
ォトレジストをマスクにして、前記第１の層間絶縁膜に
対して異方性エツチングを行ない、前記ソース拡散層に
接する前記ゲート電極部の側面に第１の側壁絶縁膜を形
成するとともに、前記ソース拡散層に接する前記ゲート
電極部に自己整合的なソースコンタクトを開口する工程
と、前記ソースコンタクトを介して前記ソース拡散層と
接続し、前記第１の層間絶縁膜を介して前記セルアレイ
構成領域を覆う平面状のソース線を形成する工程と、 前記ソース線上を含んな全面を覆う第２の層間絶縁膜を
形成する工程と、 前記ドレイン拡散層上を含む所定位置に開口部を設けた
フォトレジストをマスクにして、前記第２の層間絶縁膜
および前記ソース線に対して異方性エツチングを行ない
、前記ドレイン拡散層に接する前記ゲート電極部の側面
に第２の側壁絶縁膜を形成するとともに、前記ドレイン
拡散層に接する前記ゲート電極部に自己整合的なビット
コンタクトを開口する工程と、 前記第２の層間絶縁膜上に前記ビットコンタクト開口部
を含んだ全面に第３の層間絶縁膜を堆積し、前記第３の
層間絶縁膜に対して異方性エツチングを行ない、前記ビ
ットコンタクトを再び開口するとともに、前記ビットコ
ンタクトの側面に第３の側壁絶縁膜を形成する工程と、 を含んでいる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す平面図である。
この不揮発性メモリは、
一方向に並んで延びたセルアレイ構成領域２７を有し、
セルアレイ構成領域２７と直角に交わるように並んで延
びる制御ゲート電極５を有し、制御ゲート電極５と交わ
る部分のセルアレイ構成領域２７に浮遊ゲート電極３を
有し、制御ゲート電極５を間に挟んだ部分のセルアレイ
構成領域２７にソース拡散層８．ドレイン拡散層９を有
し、 ソース拡散層８上に、制御ゲート電極５に対して自己整
合的に形成されたソースコンタクト１１を有し、 ソースコンタクト１１を介してソース拡散層８に接続さ
れ、ドレイン拡散層９上を含む領域にドレイン開口部２
８を有するソース線１４を有し、ドレイン開口部２８の
内部にビットコンタクト１７を有し、 ビットコンタクト１７を介してドレイン拡散層９に接続
されるビット線１９を有している。
びる制御ゲート電極５を有し、制御ゲート電極５と交わ
る部分のセルアレイ構成領域２７に浮遊ゲート電極３を
有し、制御ゲート電極５を間に挟んだ部分のセルアレイ
構成領域２７にソース拡散層８．ドレイン拡散層９を有
し、 ソース拡散層８上に、制御ゲート電極５に対して自己整
合的に形成されたソースコンタクト１１を有し、 ソースコンタクト１１を介してソース拡散層８に接続さ
れ、ドレイン拡散層９上を含む領域にドレイン開口部２
８を有するソース線１４を有し、ドレイン開口部２８の
内部にビットコンタクト１７を有し、 ビットコンタクト１７を介してドレイン拡散層９に接続
されるビット線１９を有している。
第２図（ａ）〜（ｉ）は本発明の第１の実施例の製造方
法を説明するための図であり、第１図におけるＡＡ’線
の部分の断面を製造工程順に示した縦断面図である。
法を説明するための図であり、第１図におけるＡＡ’線
の部分の断面を製造工程順に示した縦断面図である。
まず、第２図（ａ＞に示すように、半導体基板１上に、
第１のゲート絶縁膜２、浮遊ゲート電極３、第２のゲー
ト絶縁膜４．制御ゲート電極５゜ゲート電極上絶縁膜６
が順次積層されてなるゲート電極部７を形成し、半導体
基板１表面にゲート電極部７により各々分離されたソー
ス拡散層８およびドレイン拡散層９を形成する。
第１のゲート絶縁膜２、浮遊ゲート電極３、第２のゲー
ト絶縁膜４．制御ゲート電極５゜ゲート電極上絶縁膜６
が順次積層されてなるゲート電極部７を形成し、半導体
基板１表面にゲート電極部７により各々分離されたソー
ス拡散層８およびドレイン拡散層９を形成する。
次に、第２図（ｂ）に示すように、半導体基板１表面お
よびゲート電極部７を覆うように、第１の層間絶縁Ｍ１
３を堆積する。
よびゲート電極部７を覆うように、第１の層間絶縁Ｍ１
３を堆積する。
次に、第２図（ｃ）に示すように、ソース拡散層８上を
含む所定位置に開口部を設けたフォトレジスト２１をマ
スクにして、第１の層間絶縁膜１３に対して異方性エツ
チングを行ない、ソース拡散層８と接するゲート電極部
７の側面に第１の層間絶縁膜１３からなる第１の側壁絶
縁膜２３を形成するとともに、ソース拡散層８表面に達
するソースコンタクト１１をケート電極部７に対して自
己整合的に形成する。
含む所定位置に開口部を設けたフォトレジスト２１をマ
スクにして、第１の層間絶縁膜１３に対して異方性エツ
チングを行ない、ソース拡散層８と接するゲート電極部
７の側面に第１の層間絶縁膜１３からなる第１の側壁絶
縁膜２３を形成するとともに、ソース拡散層８表面に達
するソースコンタクト１１をケート電極部７に対して自
己整合的に形成する。
次に、第２図（ｄ）に示すように、半導体基板１表面お
よび第１の層間絶縁膜１３を覆うように、金属硅化物等
の導電性薄膜よりなるソース線１４を形成する。
よび第１の層間絶縁膜１３を覆うように、金属硅化物等
の導電性薄膜よりなるソース線１４を形成する。
次に、第２図（ｅ）に示すように、ソース線１４上を全
面覆うように第２の層間絶縁膜１６を堆積し、ドレイン
拡散層９上を含む所定位置に開口部を設けたフォトレジ
スト２２をマスクにして第２の層間絶縁膜１６をエツチ
ングし、ビットコンタクト１７をソース線１４の表面が
露比するまで開口する。
面覆うように第２の層間絶縁膜１６を堆積し、ドレイン
拡散層９上を含む所定位置に開口部を設けたフォトレジ
スト２２をマスクにして第２の層間絶縁膜１６をエツチ
ングし、ビットコンタクト１７をソース線１４の表面が
露比するまで開口する。
次に、第２図（ｆ）に示すように、ビットコンタクト１
７内のソース線１４をエツチング除去してドレイン開口
部２８を形成し、ドレイン開口部２８内の第１の層間絶
縁膜１３に対して異方性エツチングを行ない、ドレイン
拡散層９に接するゲート電極部７の側面に第１の層間絶
縁膜１３からなる第２の側壁絶縁膜２４を形成するとと
もに、ビットコンタクト１７をドレイン拡散層９に到る
まで開口する。
７内のソース線１４をエツチング除去してドレイン開口
部２８を形成し、ドレイン開口部２８内の第１の層間絶
縁膜１３に対して異方性エツチングを行ない、ドレイン
拡散層９に接するゲート電極部７の側面に第１の層間絶
縁膜１３からなる第２の側壁絶縁膜２４を形成するとと
もに、ビットコンタクト１７をドレイン拡散層９に到る
まで開口する。
続いて、第２図（ｇ＞に示すように、第２層間絶縁１１
１６及びヒツトコンタクト１７の開口部を全面覆うよう
に、第３の層間絶縁膜２５を堆積する。
１６及びヒツトコンタクト１７の開口部を全面覆うよう
に、第３の層間絶縁膜２５を堆積する。
引き続いて、第２図（ｈ）に示すように、第３の層間絶
縁膜２５に対して異方性エツチングによりエッチバック
を行ない、ビットコンタクト１７の側面に第３の層間絶
縁膜２５からなる第３の側壁絶縁膜２６を形成するとと
もに、ソース線１４のドレイン開口部２８及び制御ゲー
ト電極５に対して自己整合的に再びビットコンタクト１
７をドレイン拡散層９に到るまで開口する。
縁膜２５に対して異方性エツチングによりエッチバック
を行ない、ビットコンタクト１７の側面に第３の層間絶
縁膜２５からなる第３の側壁絶縁膜２６を形成するとと
もに、ソース線１４のドレイン開口部２８及び制御ゲー
ト電極５に対して自己整合的に再びビットコンタクト１
７をドレイン拡散層９に到るまで開口する。
更に、第２図（ｉ）に示すように、ビットコンタクト１
７にタングステン等の導電性物質よりなるコンタクト埋
設物１８を埋設し、コンタクト埋設物１８及びビットコ
ンタクト１７を介してドレイン拡散層９に接続されるビ
ット線１９を形成する。
７にタングステン等の導電性物質よりなるコンタクト埋
設物１８を埋設し、コンタクト埋設物１８及びビットコ
ンタクト１７を介してドレイン拡散層９に接続されるビ
ット線１９を形成する。
本実施例の構造及び製造方法に従えば、第２図（ｅ）、
（ｆ）に示したように、ヒツトコンタクト１７を形成す
る際のフォトレジスト２２の制御ゲート電極５方向のコ
ンタクトパターンのピッチは、設計上の最小寸法をηと
すると、２ηにすることができる。
（ｆ）に示したように、ヒツトコンタクト１７を形成す
る際のフォトレジスト２２の制御ゲート電極５方向のコ
ンタクトパターンのピッチは、設計上の最小寸法をηと
すると、２ηにすることができる。
従って、セルの制御ゲート電８ｉ！５方向の下限は２η
にすることができる。前述の従来技術では、制御ゲート
電極５方向のセルサイズの下限が２η十Δλ十Δρ＋δ であったことがら、本実施例ではこの方向のセルサイズ
をΔλ＋Δｇ＋δだけ縮小できることになる。
にすることができる。前述の従来技術では、制御ゲート
電極５方向のセルサイズの下限が２η十Δλ十Δρ＋δ であったことがら、本実施例ではこの方向のセルサイズ
をΔλ＋Δｇ＋δだけ縮小できることになる。
また、ビット線１つの方向に関しても、本実施例では制
御ゲート電８ｉ！５のピッチを２ηにすることが可能で
あり、前述の従来技術のようなソース線、ドレインパッ
ドの存在に依存した制御ケート電極５のゲート長しに対
する制約はなくなる。
御ゲート電８ｉ！５のピッチを２ηにすることが可能で
あり、前述の従来技術のようなソース線、ドレインパッ
ドの存在に依存した制御ケート電極５のゲート長しに対
する制約はなくなる。
更に本実施例は、ソース線を平面状のすることにより、
従来の線状のソース線に比べて、ソース抵抗を低くでき
るという効果がある。
従来の線状のソース線に比べて、ソース抵抗を低くでき
るという効果がある。
第３図は本発明の第２の実施例を示す平面図である。
本実施例の第１の実施例との違いは、ソース線１４に紫
外線透過窓２９を有することである。それ以外は第１の
実施例と同しである。
外線透過窓２９を有することである。それ以外は第１の
実施例と同しである。
ソース線１４に紫外線透過窓２９を形成するには、第２
図（ｄ）に示したソース線１４を形成した後、紫外線透
過窓２９を開口し、しかる後、第２の層間絶縁膜１６を
堆積する。以降の製造方法は、第１の実施例に示した製
造方法に準する。
図（ｄ）に示したソース線１４を形成した後、紫外線透
過窓２９を開口し、しかる後、第２の層間絶縁膜１６を
堆積する。以降の製造方法は、第１の実施例に示した製
造方法に準する。
本実施例は、セルに記憶されたデータを紫外線で消去す
る型の不揮発性メモリに適している。逆に第１の実施例
の構造は、紫外線消去機能を必要としない電気的にセル
記憶データ消去可能な不揮発性メモリに適している。
る型の不揮発性メモリに適している。逆に第１の実施例
の構造は、紫外線消去機能を必要としない電気的にセル
記憶データ消去可能な不揮発性メモリに適している。
以上説明したように本発明は、半導体基板の一主面上に
ソース配線を有し、２層のゲート電極がちなるゲート電
極部を有する不揮発性メモリにおいて、ソース配線かド
レイン拡散層上のビットコンタクト形成領域を含む領域
に開口部を有する平面状の導電性膜により構成されるこ
とにより、ビットコンタクトをソース線の開口部及び制
御ゲート電極に対して自己整合的に形成することがてき
る。
ソース配線を有し、２層のゲート電極がちなるゲート電
極部を有する不揮発性メモリにおいて、ソース配線かド
レイン拡散層上のビットコンタクト形成領域を含む領域
に開口部を有する平面状の導電性膜により構成されるこ
とにより、ビットコンタクトをソース線の開口部及び制
御ゲート電極に対して自己整合的に形成することがてき
る。
これにより、制御ゲート電極方向でのビットコンタクト
のピッチを設計上の最小寸法の２倍にすることが可能と
なり、換言すれば制御ゲート電極方向でのセルサイズを
設計上の最小寸法の２倍にすることが可能となる。それ
故、本発明はセルサイズの微細化に大きく寄与する。
のピッチを設計上の最小寸法の２倍にすることが可能と
なり、換言すれば制御ゲート電極方向でのセルサイズを
設計上の最小寸法の２倍にすることが可能となる。それ
故、本発明はセルサイズの微細化に大きく寄与する。
第１図は本発明の第１の実施例を示す平面図、第２図（
ａ）〜（ｉ）は本発明の第１の実施例の製造工程順の縦
断面図、第３図は本発明の第２の実施例を示す平面図、
第４図は従来の不揮発性メモリを示す平面図、第５図（
ａ）〜（ｇ）は従来の不揮発性メモリの製造工程順の縦
断面図である。 １・・・半導体基板、２・・・第１のゲート絶縁膜、３
・・・浮遊ゲート電極、４・・・第２のゲート絶縁膜、
５・・・制御ゲート電極、６・・・ゲート電極上絶縁膜
、７・・・ゲート電極部、８・・・ソース拡散層、９・
・・ドレイン拡散層、１０・・・側壁絶縁膜、１１・・
・ソースコンタクト、１２・・・ドレインコンタクト、
１３・・・第１の層間絶縁膜、１４・・・ソース線、１
５・・・ドレインパッド、１６・・・第２の層間絶縁膜
、１７・・・ビットコンタクト、１８・・・コンタクト
埋設物、１９ビツト線、２０，２１．２２・・・フォト
レジスト、２３・・・第１の側壁絶縁膜、２４・・・第
２の側壁絶縁膜、２５・・・第３の層間絶縁膜、２６・
・・第３の側壁絶縁膜、２７・・・セルアレイ構成領域
、２８・・・ドレイン開口部、２９・・・紫外線透過窓
。
ａ）〜（ｉ）は本発明の第１の実施例の製造工程順の縦
断面図、第３図は本発明の第２の実施例を示す平面図、
第４図は従来の不揮発性メモリを示す平面図、第５図（
ａ）〜（ｇ）は従来の不揮発性メモリの製造工程順の縦
断面図である。 １・・・半導体基板、２・・・第１のゲート絶縁膜、３
・・・浮遊ゲート電極、４・・・第２のゲート絶縁膜、
５・・・制御ゲート電極、６・・・ゲート電極上絶縁膜
、７・・・ゲート電極部、８・・・ソース拡散層、９・
・・ドレイン拡散層、１０・・・側壁絶縁膜、１１・・
・ソースコンタクト、１２・・・ドレインコンタクト、
１３・・・第１の層間絶縁膜、１４・・・ソース線、１
５・・・ドレインパッド、１６・・・第２の層間絶縁膜
、１７・・・ビットコンタクト、１８・・・コンタクト
埋設物、１９ビツト線、２０，２１．２２・・・フォト
レジスト、２３・・・第１の側壁絶縁膜、２４・・・第
２の側壁絶縁膜、２５・・・第３の層間絶縁膜、２６・
・・第３の側壁絶縁膜、２７・・・セルアレイ構成領域
、２８・・・ドレイン開口部、２９・・・紫外線透過窓
。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主面上にソース配線を有し、２層の
ゲート電極からなるゲート電極部を有する不揮発性メモ
リのセルアレイにおいて、前記ソース配線がビットコン
タクト形成領域に開口部を有する平面状の導電性膜より
なることを特徴とする不揮発性メモリ。 ２、前記ソース配線に紫外線透過用の窓が開口されてい
ることを特徴とする請求項１記載の不揮発性メモリ。 ３、半導体基板の一主面上に形成された不揮発性メモリ
のセルアレイ構成領域に、第１のゲート絶縁膜、浮遊ゲ
ート電極、第２のゲート絶縁膜、制御ゲート電極、ゲー
ト電極上絶縁膜を順次積層させてなるゲート電極部を形
成する工程と、前記セルアレイ構成領域に、ソース拡散
層、ドレイン拡散層を形成する工程と、 前記セルアレイ構成領域上全面を覆うように第１の層間
絶縁膜を形成する工程と、 前記ソース拡散層上を含む所定位置に開口部を設けたフ
ォトレジストをマスクにして、前記第１の層間絶縁膜に
対して異方性エッチングを行ない、前記ソース拡散層に
接する前記ゲート電極部の側面に第１の側壁絶縁膜を形
成するとともに、前記ソース拡散層に接する前記ゲート
電極部に自己整合的なソースコンタクトを開口する工程
と、前記ソースコンタクトを介して前記ソース拡散層と
接続し、前記第１の層間絶縁膜を介して前記セルアレイ
構成領域を覆う平面状のソース配線を形成する工程と、 前記ソース配線上を含んだ全面を覆う第２の層間絶縁膜
を形成する工程と、 前記ドレイン拡散層上を含む所定位置に開口部を設けた
フォトレジストをマスクにして、前記第２の層間絶縁膜
および前記ソース配線に対して異方性エッチングを行な
い、前記ドレイン拡散層に接する前記ゲート電極部の側
面に第２の側壁絶縁膜を形成するとともに、前記ドレイ
ン拡散層に接する前記ゲート電極部に自己整合的なビッ
トコンタクトを開口する工程と、 前記第２の層間絶縁膜上に前記ビットコンタクト開口部
を含んだ全面に第３の層間絶縁膜を堆積し、前記第３の
層間絶縁膜に対して異方性エッチングを行ない、前記ビ
ットコンタクトを再び開口するとともに、前記ビットコ
ンタクトの側面に第３の側壁絶縁膜を形成する工程と、 を含むことを特徴とする不揮発性メモリの製造方法。 ４、前記ソース配線を形成する工程と前記第２の層間絶
縁膜を形成する工程との間に、 前記ソース配線における前記浮遊ゲート電極に隣接した
部分に紫外線透過用の窓を開口する工程を含むことを特
徴とする請求項３記載の不揮発性メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215545A JP2893894B2 (ja) | 1990-08-15 | 1990-08-15 | 不揮発性メモリ及びその製造方法 |
| US07/745,481 US5233210A (en) | 1990-08-15 | 1991-08-14 | Non-volatile memory and method for fabricating same |
| DE69114602T DE69114602T2 (de) | 1990-08-15 | 1991-08-16 | Nichtflüchtiger Speicher und Verfahren zu seiner Herstellung. |
| EP91113793A EP0471381B1 (en) | 1990-08-15 | 1991-08-16 | Non-volatile memory and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215545A JP2893894B2 (ja) | 1990-08-15 | 1990-08-15 | 不揮発性メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497568A true JPH0497568A (ja) | 1992-03-30 |
| JP2893894B2 JP2893894B2 (ja) | 1999-05-24 |
Family
ID=16674205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215545A Expired - Fee Related JP2893894B2 (ja) | 1990-08-15 | 1990-08-15 | 不揮発性メモリ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5233210A (ja) |
| EP (1) | EP0471381B1 (ja) |
| JP (1) | JP2893894B2 (ja) |
| DE (1) | DE69114602T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202043A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002508589A (ja) * | 1998-03-27 | 2002-03-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自己整合コンタクトを備えた集積回路の製造方法 |
| JP2009158590A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286672A (en) * | 1991-06-28 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Method for forming field oxide regions |
| EP0528690B1 (en) * | 1991-08-21 | 1998-07-15 | STMicroelectronics, Inc. | Contact alignment for read only memory devices |
| JP3065164B2 (ja) * | 1992-03-18 | 2000-07-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5783471A (en) * | 1992-10-30 | 1998-07-21 | Catalyst Semiconductor, Inc. | Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| JPH0864695A (ja) * | 1994-08-24 | 1996-03-08 | Sony Corp | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
| US5661054A (en) * | 1995-05-19 | 1997-08-26 | Micron Technology, Inc. | Method of forming a non-volatile memory array |
| TW406419B (en) * | 1998-01-15 | 2000-09-21 | Siemens Ag | Memory-cells arrangement and its production method |
| JPWO2002067320A1 (ja) | 2001-02-22 | 2004-06-24 | シャープ株式会社 | 半導体記憶装置および半導体集積回路 |
| DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
| JP2006318985A (ja) * | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
| US7858458B2 (en) * | 2005-06-14 | 2010-12-28 | Micron Technology, Inc. | CMOS fabrication |
| US7859883B2 (en) * | 2007-05-14 | 2010-12-28 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Recordable electrical memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| JP2755613B2 (ja) * | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| EP0370407A1 (en) * | 1988-11-18 | 1990-05-30 | Nec Corporation | Semiconductor memory device of one transistor - one capacitor memory cell type |
-
1990
- 1990-08-15 JP JP2215545A patent/JP2893894B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-14 US US07/745,481 patent/US5233210A/en not_active Expired - Fee Related
- 1991-08-16 EP EP91113793A patent/EP0471381B1/en not_active Expired - Lifetime
- 1991-08-16 DE DE69114602T patent/DE69114602T2/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202043A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002508589A (ja) * | 1998-03-27 | 2002-03-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自己整合コンタクトを備えた集積回路の製造方法 |
| JP2009158590A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0471381B1 (en) | 1995-11-15 |
| DE69114602D1 (de) | 1995-12-21 |
| US5233210A (en) | 1993-08-03 |
| JP2893894B2 (ja) | 1999-05-24 |
| DE69114602T2 (de) | 1996-05-23 |
| EP0471381A3 (en) | 1993-02-24 |
| EP0471381A2 (en) | 1992-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| KR100423907B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100487560B1 (ko) | 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법 | |
| US5413946A (en) | Method of making flash memory cell with self-aligned tunnel dielectric area | |
| JPH0497568A (ja) | 不揮発性メモリ及びその製造方法 | |
| US6255170B1 (en) | Flash memory and method for fabricating the same | |
| JP2652931B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5691937A (en) | Structure of split gate transistor for use in a non-volatile semiconductor memory and method of manufacturing such a split gate transistor | |
| US6410390B1 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR100517560B1 (ko) | 선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법 | |
| JP3431143B2 (ja) | コンパクト形半導体メモリデバイスおよびその製造方法 | |
| KR100655285B1 (ko) | 적층 게이트를 가지는 반도체 소자 및 그 제조방법 | |
| US6670239B2 (en) | Non-volatile memory cell having bilayered floating gate and fabricating method thereof | |
| US6090665A (en) | Method of producing the source regions of a flash EEPROM memory cell array | |
| JP3400044B2 (ja) | 半導体メモリおよびその製造方法 | |
| JPH0223672A (ja) | 半導体記憶装置 | |
| KR100641361B1 (ko) | 로드 저항체를 갖는 반도체 장치 및 그 제조방법 | |
| JP3109539B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100528470B1 (ko) | 플래시 기억 소자 및 그 제조방법 | |
| JP3630484B2 (ja) | 不揮発性メモリの製造方法 | |
| KR20010003413A (ko) | 플래쉬 이이피롬 셀 어레이 및 그 제조 방법 | |
| JP2000150679A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1131802A (ja) | 半導体記憶装置とその製造方法 | |
| JPH0334579A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |