JPH07202045A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH07202045A JPH07202045A JP35039793A JP35039793A JPH07202045A JP H07202045 A JPH07202045 A JP H07202045A JP 35039793 A JP35039793 A JP 35039793A JP 35039793 A JP35039793 A JP 35039793A JP H07202045 A JPH07202045 A JP H07202045A
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Landscapes
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Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置の浮遊ゲート構造を
構成する第１および第２ゲート絶縁膜へのイオン種の注
入を防止し、電荷の保持特性及び書込、消去耐性を改善
する。 【構成】 半導体基板１上に第１ゲート絶縁膜２、第１
導電膜３、第２ゲート絶縁膜４、第２導電膜５を形成
し、これらをパターにングして浮遊ゲート構造を形成し
た後、浮遊ゲート構造の側面にサイドウォール１１を形
成し、このサイドウォール１１を利用して書込特性、消
去特性を制御するためのｎ- 領域９ａとｐ+領域９ｂを
形成する斜めイオン注入を行なうことで、第２ゲート絶
縁膜４及び第１ゲート絶縁膜２にイオン種が注入されて
絶縁性が劣化することが抑制でき、不揮発性半導体記憶
装置の保持特性及び書込、消去耐性が向上される。
構成する第１および第２ゲート絶縁膜へのイオン種の注
入を防止し、電荷の保持特性及び書込、消去耐性を改善
する。 【構成】 半導体基板１上に第１ゲート絶縁膜２、第１
導電膜３、第２ゲート絶縁膜４、第２導電膜５を形成
し、これらをパターにングして浮遊ゲート構造を形成し
た後、浮遊ゲート構造の側面にサイドウォール１１を形
成し、このサイドウォール１１を利用して書込特性、消
去特性を制御するためのｎ- 領域９ａとｐ+領域９ｂを
形成する斜めイオン注入を行なうことで、第２ゲート絶
縁膜４及び第１ゲート絶縁膜２にイオン種が注入されて
絶縁性が劣化することが抑制でき、不揮発性半導体記憶
装置の保持特性及び書込、消去耐性が向上される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に浮遊ゲート構造のトランジスタ
をメモリセルに含む不揮発性半導体記憶装置の製造方法
に関する。
の製造方法に関し、特に浮遊ゲート構造のトランジスタ
をメモリセルに含む不揮発性半導体記憶装置の製造方法
に関する。
【０００２】
【従来の技術】図５は従来の浮遊ゲート構造のトランジ
スタで構成される不揮発性半導体記憶装置のメモリセル
の製造方法を工程順に示す断面図である。先ず、図５
（ａ）に示すように、ｐ型シリコン基板１の表面に１０
ｎｍ程度の第１ゲート絶縁膜２を熱酸化法により形成
し、この第１ゲート絶縁膜２の表面にＣＶＤ法により厚
さ１５０ｎｍ程度の第１ポリシリコン膜３を堆積させ
る。更に、ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不
純物としてのリンを第１ポリシリコン膜３に１０20個／
ｃｍ3 程度拡散させ、この第１ポリシリコン膜３の表面
に厚さ２０ｎｍ程度の第２ゲート絶縁膜４を形成する。
この場合、第２ゲート絶縁膜４としては第ポリシリコン
膜３を熱酸化法によって酸化して形成されるシリコン酸
化膜に、ＣＶＤ法により形成したシリコン窒化膜と、こ
の表面を熱酸化法により形成した酸化膜からなる積層膜
が用いられるのが一般的である。
スタで構成される不揮発性半導体記憶装置のメモリセル
の製造方法を工程順に示す断面図である。先ず、図５
（ａ）に示すように、ｐ型シリコン基板１の表面に１０
ｎｍ程度の第１ゲート絶縁膜２を熱酸化法により形成
し、この第１ゲート絶縁膜２の表面にＣＶＤ法により厚
さ１５０ｎｍ程度の第１ポリシリコン膜３を堆積させ
る。更に、ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不
純物としてのリンを第１ポリシリコン膜３に１０20個／
ｃｍ3 程度拡散させ、この第１ポリシリコン膜３の表面
に厚さ２０ｎｍ程度の第２ゲート絶縁膜４を形成する。
この場合、第２ゲート絶縁膜４としては第ポリシリコン
膜３を熱酸化法によって酸化して形成されるシリコン酸
化膜に、ＣＶＤ法により形成したシリコン窒化膜と、こ
の表面を熱酸化法により形成した酸化膜からなる積層膜
が用いられるのが一般的である。
【０００３】更に、この第２ゲート絶縁膜４の表面に厚
さ２００ｎｍ程度の第２ポリシリコン膜５を堆積させ、
ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物として
リンをポリシリコン膜５の膜中に１０20個／ｃｍ3 程度
拡散させる。そして、フォトリソグラフィ法及びドライ
エッチング法を用いて、前記第２ポリシリコン膜５、第
２ゲート絶縁膜４、第１ポリシリコン膜３、第１ゲート
絶縁膜２をパターニングしてフローティングゲート構造
を形成する。
さ２００ｎｍ程度の第２ポリシリコン膜５を堆積させ、
ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物として
リンをポリシリコン膜５の膜中に１０20個／ｃｍ3 程度
拡散させる。そして、フォトリソグラフィ法及びドライ
エッチング法を用いて、前記第２ポリシリコン膜５、第
２ゲート絶縁膜４、第１ポリシリコン膜３、第１ゲート
絶縁膜２をパターニングしてフローティングゲート構造
を形成する。
【０００４】次に、図５（ｂ）に示すようにフォトリソ
グラフィ法を用いてドレイン側のみレジスト膜７により
被覆した状態でシリコン基板１に対して３０°から６０
°程度の角度でリンのイオン注入を行う。これは後工程
で形成されるソース、つまりｎ+ 拡散層の内側にｎ- 拡
散層９ａを形成するために行っており、ソース側に高電
界を印加し易くし、消去動作を容易にするためのもので
ある。（ＩＥＥＥ Ｔｅｃｈ Ｄｉｇ ｏｆ ＩＥＤＭ
１９８７，２５．８，ＰＰ５６０〜５６３）
グラフィ法を用いてドレイン側のみレジスト膜７により
被覆した状態でシリコン基板１に対して３０°から６０
°程度の角度でリンのイオン注入を行う。これは後工程
で形成されるソース、つまりｎ+ 拡散層の内側にｎ- 拡
散層９ａを形成するために行っており、ソース側に高電
界を印加し易くし、消去動作を容易にするためのもので
ある。（ＩＥＥＥ Ｔｅｃｈ Ｄｉｇ ｏｆ ＩＥＤＭ
１９８７，２５．８，ＰＰ５６０〜５６３）
【０００５】次に、図５（ｃ）に示すように、フォトリ
ソグラフィ法を用いてソース側のみレジスト膜により被
覆した状態で、シリコン基板１に対して３０°から６０
°程度の角度でボロンのイオン注入を行う。これは、後
工程で形成されるドレイン、つまりｎ+ 拡散層の下層に
ｐ+ 拡散層９ｂを形成し、ホットキャリア発生効率を上
げ、書き込み動作を容易にするためのものである。次
に、ＣＶＤ法を用いてシリコン酸化膜を全面に２００ｎ
ｍ程度堆積する。そして、異方性ドライエッチング法に
よりこのシリコン酸化膜をエッチングバックすることに
より図５（ｄ）に示すように、第２ポリシリコン膜５、
第２ゲート絶縁膜４、第１ポリシリコン膜３、第１ゲー
ト絶縁膜２の側面にサイドウォール１２を形成する。そ
して、シリコン基板１に対して垂直方向から例えば加速
エネルギ７０ＫｅＶで５×１０15個／ｃｍ2 のヒ素のイ
オン注入を行ない、その後に８００℃から９００℃程度
の温度で不活性ガス雰囲気中で熱処理を加えてｎ+ 拡散
層つまりソース８ａ及びドレイン８ｂを形成している。
ソグラフィ法を用いてソース側のみレジスト膜により被
覆した状態で、シリコン基板１に対して３０°から６０
°程度の角度でボロンのイオン注入を行う。これは、後
工程で形成されるドレイン、つまりｎ+ 拡散層の下層に
ｐ+ 拡散層９ｂを形成し、ホットキャリア発生効率を上
げ、書き込み動作を容易にするためのものである。次
に、ＣＶＤ法を用いてシリコン酸化膜を全面に２００ｎ
ｍ程度堆積する。そして、異方性ドライエッチング法に
よりこのシリコン酸化膜をエッチングバックすることに
より図５（ｄ）に示すように、第２ポリシリコン膜５、
第２ゲート絶縁膜４、第１ポリシリコン膜３、第１ゲー
ト絶縁膜２の側面にサイドウォール１２を形成する。そ
して、シリコン基板１に対して垂直方向から例えば加速
エネルギ７０ＫｅＶで５×１０15個／ｃｍ2 のヒ素のイ
オン注入を行ない、その後に８００℃から９００℃程度
の温度で不活性ガス雰囲気中で熱処理を加えてｎ+ 拡散
層つまりソース８ａ及びドレイン８ｂを形成している。
【０００６】この構成の浮不揮発性半導体記憶装置で
は、メモリセルに対する書込動作は、制御ゲートと呼ば
れる第２ポリシリコン膜５とシリコン基板１との間に正
の高電界を印加してシリコン基板最表面すなわちチャネ
ルに電子を誘起すると同時にソース８ａとドレイン８ｂ
との間に高電界を印加することによりホットキャリアを
発生させ、浮遊ゲートと呼ばれる第１ポリシリコン膜３
に電子を注入するものである。この電子が注入されるこ
とにより記憶装置に情報が書き込まれた状態となる。
は、メモリセルに対する書込動作は、制御ゲートと呼ば
れる第２ポリシリコン膜５とシリコン基板１との間に正
の高電界を印加してシリコン基板最表面すなわちチャネ
ルに電子を誘起すると同時にソース８ａとドレイン８ｂ
との間に高電界を印加することによりホットキャリアを
発生させ、浮遊ゲートと呼ばれる第１ポリシリコン膜３
に電子を注入するものである。この電子が注入されるこ
とにより記憶装置に情報が書き込まれた状態となる。
【０００７】一方、消去動作は、制御ゲートを低電位に
しソース８ａを高電位にすることによって第１ゲート絶
縁膜２に１０〜１２ＭＶ／ｃｍ程度の負の高電界を印加
し、ファラー・ノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄ
ｈｅｉｍ）形のトンネル電流を流すことにより浮遊ゲー
トからソース８ａに電子を放出することである。このよ
うに、この種の不揮発性半導体記憶装置では書込動作と
消去動作によって浮遊ゲート電極中の電荷を制御して、
しきい値電圧を変化させることにより記憶状態を区別し
ている。
しソース８ａを高電位にすることによって第１ゲート絶
縁膜２に１０〜１２ＭＶ／ｃｍ程度の負の高電界を印加
し、ファラー・ノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄ
ｈｅｉｍ）形のトンネル電流を流すことにより浮遊ゲー
トからソース８ａに電子を放出することである。このよ
うに、この種の不揮発性半導体記憶装置では書込動作と
消去動作によって浮遊ゲート電極中の電荷を制御して、
しきい値電圧を変化させることにより記憶状態を区別し
ている。
【０００８】なお、前記した不揮発性半導体記憶装置の
製造方法では、このような消去動作及び書込動作を容易
にするために、ソースとドレインの各隣接する領域にイ
オン注入法によって各々ｎ- 領域とｐ+ 領域を形成して
いる。この場合、これらのｎ- 領域やｐ+ 領域はソース
とドレインの内側に形成する必要があるため、前記した
ように斜め上方の所定の角度でリンまたはボロンのイオ
ン注入を行っている。
製造方法では、このような消去動作及び書込動作を容易
にするために、ソースとドレインの各隣接する領域にイ
オン注入法によって各々ｎ- 領域とｐ+ 領域を形成して
いる。この場合、これらのｎ- 領域やｐ+ 領域はソース
とドレインの内側に形成する必要があるため、前記した
ように斜め上方の所定の角度でリンまたはボロンのイオ
ン注入を行っている。
【０００９】
【発明が解決しようとする課題】ところで、このような
浮遊ゲート型構造のトランジスタを有する不揮発性半導
体記憶装置では浮遊ゲート電極を被覆する絶縁膜の膜質
が重要であり、フローティングゲート電極に注入された
電子が容易に放出されないこと、書き込み動作及び消去
動作により絶縁膜が容易に破壊されないことが要求され
る。しかしながら、この従来の不揮発性半導体記憶装置
では、書込動作と消去動作を容易にするために、前記し
たようにｎ- 領域とｐ+ 領域を形成する際に、斜め上方
からリンやボロンのイオン注入を行っているが、このと
き、第１のゲート絶縁膜及び第２のゲート絶縁膜の側面
部は露出されているために、斜め上方からのイオン注入
によりこれらの絶縁膜にイオン種が注入される。
浮遊ゲート型構造のトランジスタを有する不揮発性半導
体記憶装置では浮遊ゲート電極を被覆する絶縁膜の膜質
が重要であり、フローティングゲート電極に注入された
電子が容易に放出されないこと、書き込み動作及び消去
動作により絶縁膜が容易に破壊されないことが要求され
る。しかしながら、この従来の不揮発性半導体記憶装置
では、書込動作と消去動作を容易にするために、前記し
たようにｎ- 領域とｐ+ 領域を形成する際に、斜め上方
からリンやボロンのイオン注入を行っているが、このと
き、第１のゲート絶縁膜及び第２のゲート絶縁膜の側面
部は露出されているために、斜め上方からのイオン注入
によりこれらの絶縁膜にイオン種が注入される。
【００１０】一般に、絶縁膜にイオン種が注入された場
合には絶縁膜に欠陥が発生し、絶縁性が劣化することが
知られている。このため、このような欠陥の発生によ
り、浮遊ゲート電極の周囲を被覆している絶縁膜の絶縁
性が劣化し、書込動作により浮遊ゲート電極に注入され
た電子が欠陥が無い場合と比較して著しく漏れ易くな
り、電荷の保持特性が劣化するという問題が生じる。ま
た、絶縁膜中に欠陥があると書込動作及び消去動作を繰
り返し行っていく過程において、電流が局所的に流れ、
絶縁破壊を早め信頼性を損ねるという問題が生じる。本
発明の目的は、第１および第２ゲート絶縁膜へのイオン
種の注入を防止し、電荷の保持特性及び書込，消去耐性
の優れた不揮発性半導体記憶装置の製造方法を提供する
ことにある。
合には絶縁膜に欠陥が発生し、絶縁性が劣化することが
知られている。このため、このような欠陥の発生によ
り、浮遊ゲート電極の周囲を被覆している絶縁膜の絶縁
性が劣化し、書込動作により浮遊ゲート電極に注入され
た電子が欠陥が無い場合と比較して著しく漏れ易くな
り、電荷の保持特性が劣化するという問題が生じる。ま
た、絶縁膜中に欠陥があると書込動作及び消去動作を繰
り返し行っていく過程において、電流が局所的に流れ、
絶縁破壊を早め信頼性を損ねるという問題が生じる。本
発明の目的は、第１および第２ゲート絶縁膜へのイオン
種の注入を防止し、電荷の保持特性及び書込，消去耐性
の優れた不揮発性半導体記憶装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の製造方法は、半
導体基板上に第１ゲート絶縁膜、第１導電膜、第２ゲー
ト絶縁膜、第２導電膜を形成し、これらをパターにング
して浮遊ゲート構造を形成した後、浮遊ゲート構造の側
面にサイドウォールを形成し、このサイドウォールを利
用して浮遊ゲート構造の両側の半導体基板に斜め上方か
らイオン注入を行ない、その後に垂直上方からイオン注
入を行ってソース・ドレインを形成する工程を含んでい
る。ここで、浮遊ゲート構造の形成後、浮遊ゲート構造
及び半導体基板の全面を絶縁膜で覆う工程を備える。ま
た、サイドウォールの形成後、サイドウォールの下端の
絶縁膜を除去する工程を含むことが好ましい。ここで、
サイドウォールを構成する膜の質量数が絶縁膜の質量数
よりも高いものを用いており、例えばタングステン膜で
構成される。
導体基板上に第１ゲート絶縁膜、第１導電膜、第２ゲー
ト絶縁膜、第２導電膜を形成し、これらをパターにング
して浮遊ゲート構造を形成した後、浮遊ゲート構造の側
面にサイドウォールを形成し、このサイドウォールを利
用して浮遊ゲート構造の両側の半導体基板に斜め上方か
らイオン注入を行ない、その後に垂直上方からイオン注
入を行ってソース・ドレインを形成する工程を含んでい
る。ここで、浮遊ゲート構造の形成後、浮遊ゲート構造
及び半導体基板の全面を絶縁膜で覆う工程を備える。ま
た、サイドウォールの形成後、サイドウォールの下端の
絶縁膜を除去する工程を含むことが好ましい。ここで、
サイドウォールを構成する膜の質量数が絶縁膜の質量数
よりも高いものを用いており、例えばタングステン膜で
構成される。
【００１２】本発明の製造方法は、例えば、半導体基板
上に第１ゲート絶縁膜を形成する工程と、その上に不純
物がドーピングされた第１ポリシリコン膜を形成する工
程と、この第１ポリシリコン膜上に第２ゲート絶縁膜を
形成する工程と、この第２ゲート絶縁膜上に不純物がド
ーピングされた第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜、第２ゲート絶縁膜、第１ポリ
シリコン膜、第１ゲート絶縁膜をパターニングすること
により浮遊ゲート構造を形成する工程と、前記浮遊ゲー
ト構造および半導体基板の全面に絶縁膜を形成する工程
と、前記浮遊ゲート構造の側面部にサイドウォールを形
成する工程と、このサイドウォールの下端の絶縁膜を除
去する工程と、前記サイドウォールを利用して浮遊ゲー
ト構造の一方の側の半導体基板に斜め上方から一導電型
の不純物をイオン注入する工程と、前記サイドウォール
を利用して浮遊ゲート構造の他方の側の半導体基板に斜
め上方から逆導電型の不純物をイオン注入する工程と、
垂直方向から不純物をイオン注入してソース・ドレイン
を形成する工程を含んでいる。
上に第１ゲート絶縁膜を形成する工程と、その上に不純
物がドーピングされた第１ポリシリコン膜を形成する工
程と、この第１ポリシリコン膜上に第２ゲート絶縁膜を
形成する工程と、この第２ゲート絶縁膜上に不純物がド
ーピングされた第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜、第２ゲート絶縁膜、第１ポリ
シリコン膜、第１ゲート絶縁膜をパターニングすること
により浮遊ゲート構造を形成する工程と、前記浮遊ゲー
ト構造および半導体基板の全面に絶縁膜を形成する工程
と、前記浮遊ゲート構造の側面部にサイドウォールを形
成する工程と、このサイドウォールの下端の絶縁膜を除
去する工程と、前記サイドウォールを利用して浮遊ゲー
ト構造の一方の側の半導体基板に斜め上方から一導電型
の不純物をイオン注入する工程と、前記サイドウォール
を利用して浮遊ゲート構造の他方の側の半導体基板に斜
め上方から逆導電型の不純物をイオン注入する工程と、
垂直方向から不純物をイオン注入してソース・ドレイン
を形成する工程を含んでいる。
【００１３】
【作用】サイドウォールを利用して斜め上方からイオン
注入を行うため、浮遊ゲート構造を覆う絶縁膜や第１ゲ
ート絶縁膜へのイオン種の注入が抑制される。
注入を行うため、浮遊ゲート構造を覆う絶縁膜や第１ゲ
ート絶縁膜へのイオン種の注入が抑制される。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の一実施例を製造工程
順に示す断面図である。先ず、図１（ａ）に示すよう
に、シリコン基板１の表面に第１ゲート絶縁膜２として
厚さ１０ｎｍ程度のシリコン酸化膜を熱酸化法により形
成し、この第１ゲート絶縁膜２の表面にＣＶＤ法を用い
て第１ポリシリコン膜３を堆積し、シリコン基板１にＰ
ＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物としてリ
ンを第１ポリシリコン膜３に１０20個／ｃｍ2程度拡散
させる。更に、この第１ポリシリコン膜３の表面に第２
ゲート絶縁膜４を形成する。この絶縁膜４の形成法とし
ては、例えば第１ポリシリコン膜３を熱酸化法により酸
化してその表面にシリコン酸化膜を１０ｎｍ程度形成し
た後に、このシリコン酸化膜の表面にＣＶＤ法によりシ
リコン窒化膜を１０ｎｍ程度堆積し、更にシリコン窒化
膜を熱酸化法により酸化してシリコン窒化膜の表面に３
ｎｍ程度の厚さのシリコン酸化膜を形成する方法を用い
る。
る。図１（ａ）〜（ｄ）は本発明の一実施例を製造工程
順に示す断面図である。先ず、図１（ａ）に示すよう
に、シリコン基板１の表面に第１ゲート絶縁膜２として
厚さ１０ｎｍ程度のシリコン酸化膜を熱酸化法により形
成し、この第１ゲート絶縁膜２の表面にＣＶＤ法を用い
て第１ポリシリコン膜３を堆積し、シリコン基板１にＰ
ＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物としてリ
ンを第１ポリシリコン膜３に１０20個／ｃｍ2程度拡散
させる。更に、この第１ポリシリコン膜３の表面に第２
ゲート絶縁膜４を形成する。この絶縁膜４の形成法とし
ては、例えば第１ポリシリコン膜３を熱酸化法により酸
化してその表面にシリコン酸化膜を１０ｎｍ程度形成し
た後に、このシリコン酸化膜の表面にＣＶＤ法によりシ
リコン窒化膜を１０ｎｍ程度堆積し、更にシリコン窒化
膜を熱酸化法により酸化してシリコン窒化膜の表面に３
ｎｍ程度の厚さのシリコン酸化膜を形成する方法を用い
る。
【００１５】更に、この第２ゲート絶縁膜４の表面に更
に厚さ２００ｎｍ程度の第２ポリシリコン膜５を堆積
し、ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物と
してリンを第２ポリシリコン膜５中に１０20ａｔｏｍｓ
／ｃｍ2 程度拡散させる。そして、フォトリソグラフィ
法及びドライエッチング法を用いて第２ポリシリコン膜
５、第２ゲート絶縁膜４、第１ポリシリコン膜３、第１
ゲート絶縁膜２をパターニングしてフローティングゲー
ト構造を形成する。
に厚さ２００ｎｍ程度の第２ポリシリコン膜５を堆積
し、ＰＯＣｌ3 雰囲気中で熱処理を加えてＮ型不純物と
してリンを第２ポリシリコン膜５中に１０20ａｔｏｍｓ
／ｃｍ2 程度拡散させる。そして、フォトリソグラフィ
法及びドライエッチング法を用いて第２ポリシリコン膜
５、第２ゲート絶縁膜４、第１ポリシリコン膜３、第１
ゲート絶縁膜２をパターニングしてフローティングゲー
ト構造を形成する。
【００１６】次に、図１（ｂ）に示すように、シリコン
基板１の表面にＣＶＤ法により厚さ１００ｎｍ程度のシ
リコン酸化膜１０を堆積した後に、例えば厚さ２００ｎ
ｍ程度のタングステン膜１１をＣＶＤ法により堆積す
る。異方性を持ったドライエッチング法によりタングス
テン膜１１をエッチングバックすることにより、図１
（ｃ）に示すように、第２ポリシリコン膜５、第２ゲー
ト絶縁膜４、第１ポリシリコン膜３、第１ゲート絶縁膜
２の側面部にのみタングステン膜１１を残存させる。す
なわち、タングステン膜１１のサイドウォールを形成す
る。続いて、フォトリソグラフィ法を用いてドレイン側
をレジスト膜７により被覆した状態でシリコン基板１に
対して斜め上方からリンのイオン注入を行い、消去動作
時の特性を制御するためのｎ- 層９ａをソース側に形成
する。尚、イオン注入は、例えばシリコン基板に対して
３０°の角度から加速エネルギ１００ＫｅＶにて１×１
０14個／ｃｍ2 行う。
基板１の表面にＣＶＤ法により厚さ１００ｎｍ程度のシ
リコン酸化膜１０を堆積した後に、例えば厚さ２００ｎ
ｍ程度のタングステン膜１１をＣＶＤ法により堆積す
る。異方性を持ったドライエッチング法によりタングス
テン膜１１をエッチングバックすることにより、図１
（ｃ）に示すように、第２ポリシリコン膜５、第２ゲー
ト絶縁膜４、第１ポリシリコン膜３、第１ゲート絶縁膜
２の側面部にのみタングステン膜１１を残存させる。す
なわち、タングステン膜１１のサイドウォールを形成す
る。続いて、フォトリソグラフィ法を用いてドレイン側
をレジスト膜７により被覆した状態でシリコン基板１に
対して斜め上方からリンのイオン注入を行い、消去動作
時の特性を制御するためのｎ- 層９ａをソース側に形成
する。尚、イオン注入は、例えばシリコン基板に対して
３０°の角度から加速エネルギ１００ＫｅＶにて１×１
０14個／ｃｍ2 行う。
【００１７】次に、図示していないがフォトリソグラフ
ィ法によりソース側をレジスト膜により被覆した状態で
シリコン基板１に対して斜め上方からボロンのイオン注
入を行い、書き込み動作時の特性を制御するためのｐ+
層９ｂをドレイン側に形成する。尚、イオン注入は、例
えばシリコン基板１に対して３０°の角度から加速エネ
ルギ６０ＫｅＶにて１×１０14個／ｃｍ2 行う。しかる
後に、タングステン膜１１を等方的なエッチング法によ
り除去した後にシリコン基板１に対して垂直方向からヒ
素を例えば７０ＫｅＶの加速エネルギで５×１０15個／
ｃｍ2 のイオン注入を行い、不活性ガス雰囲気中８５０
℃の温度で３０分間熱処理を加えてイオン種の活性化を
図り、これにより、図１（ｄ）に示すように、ソース８
ａとドレイン８ｂを形成し、メモリセルが完成される。
ィ法によりソース側をレジスト膜により被覆した状態で
シリコン基板１に対して斜め上方からボロンのイオン注
入を行い、書き込み動作時の特性を制御するためのｐ+
層９ｂをドレイン側に形成する。尚、イオン注入は、例
えばシリコン基板１に対して３０°の角度から加速エネ
ルギ６０ＫｅＶにて１×１０14個／ｃｍ2 行う。しかる
後に、タングステン膜１１を等方的なエッチング法によ
り除去した後にシリコン基板１に対して垂直方向からヒ
素を例えば７０ＫｅＶの加速エネルギで５×１０15個／
ｃｍ2 のイオン注入を行い、不活性ガス雰囲気中８５０
℃の温度で３０分間熱処理を加えてイオン種の活性化を
図り、これにより、図１（ｄ）に示すように、ソース８
ａとドレイン８ｂを形成し、メモリセルが完成される。
【００１８】図２に従来例と本実施例の制御ゲート電極
と浮遊ゲート電極間の第２のゲート絶縁膜の電流−電圧
特性の比較結果を示す。この比較は、浮遊ゲート電極に
測定用端子を設けた測定用サンプルを用いて実測した。
電荷の保持特性は、ある一定の電圧下での漏れ電流によ
って決まる。つまり、同一電圧下、特に低電圧領域で漏
れ電流が少ないほど保持特性が良いと言え、本発明は従
来例よりも保持特性が優れていることが判る。
と浮遊ゲート電極間の第２のゲート絶縁膜の電流−電圧
特性の比較結果を示す。この比較は、浮遊ゲート電極に
測定用端子を設けた測定用サンプルを用いて実測した。
電荷の保持特性は、ある一定の電圧下での漏れ電流によ
って決まる。つまり、同一電圧下、特に低電圧領域で漏
れ電流が少ないほど保持特性が良いと言え、本発明は従
来例よりも保持特性が優れていることが判る。
【００１９】また、図３に第２のゲート絶縁膜の破壊寿
命に於ける従来例と本実施の比較結果を示すが、Ｑ
50（テストサンプルの内、累積して５０％のサンプルが
絶縁破壊に至った時の破壊までに注入された電荷量）が
約１０倍となっており、書き込み動作及び消去動作を繰
り返すことによって発生するゲート絶縁膜の破壊寿命を
長くすることが可能となった。また、図示していない
が、第１のゲート絶縁膜についても第２のゲート絶縁膜
と同様に、保持特性，破壊寿命が向上する結果が得られ
ている。
命に於ける従来例と本実施の比較結果を示すが、Ｑ
50（テストサンプルの内、累積して５０％のサンプルが
絶縁破壊に至った時の破壊までに注入された電荷量）が
約１０倍となっており、書き込み動作及び消去動作を繰
り返すことによって発生するゲート絶縁膜の破壊寿命を
長くすることが可能となった。また、図示していない
が、第１のゲート絶縁膜についても第２のゲート絶縁膜
と同様に、保持特性，破壊寿命が向上する結果が得られ
ている。
【００２０】次に、本発明の第２の実施例について説明
する。図４は第２の実施例を示す断面図である。本発明
の第１の実施例と同様に図１（ｃ）に示したようなタン
グステン膜１１のサイドウォールを形成した後に、図４
（ａ）に示すように、シリコン酸化膜１０の底面部を等
方的なエッチング作用を持つ例えばフッ化水素水溶液に
浸漬することにより除去する。その後にリンまたはボロ
ンの斜めイオン注入を行うことにより、図４（ｂ）のよ
うに、ｎ- 領域９ａとｐ+ 領域９ｂを形成する。
する。図４は第２の実施例を示す断面図である。本発明
の第１の実施例と同様に図１（ｃ）に示したようなタン
グステン膜１１のサイドウォールを形成した後に、図４
（ａ）に示すように、シリコン酸化膜１０の底面部を等
方的なエッチング作用を持つ例えばフッ化水素水溶液に
浸漬することにより除去する。その後にリンまたはボロ
ンの斜めイオン注入を行うことにより、図４（ｂ）のよ
うに、ｎ- 領域９ａとｐ+ 領域９ｂを形成する。
【００２１】この実施例によれば、サイドウォール１１
の下側に第１ゲート絶縁膜２につながる絶縁膜１０が存
在していないため、前記第１実施例ではサイドウォール
１１によって隠されない部分であったサイドウォール１
１の直下の絶縁膜１０がイオン注入時に晒されることが
なく、この絶縁膜１０につながる第１ゲート絶縁膜２に
対してイオン注入の投影飛程への影響を最小限に抑える
ことができるという利点を有する。
の下側に第１ゲート絶縁膜２につながる絶縁膜１０が存
在していないため、前記第１実施例ではサイドウォール
１１によって隠されない部分であったサイドウォール１
１の直下の絶縁膜１０がイオン注入時に晒されることが
なく、この絶縁膜１０につながる第１ゲート絶縁膜２に
対してイオン注入の投影飛程への影響を最小限に抑える
ことができるという利点を有する。
【００２２】
【発明の効果】以上説明したように本発明は、第１ゲー
ト絶縁膜、第１導電膜、第２ゲート絶、第２導電膜で浮
遊ゲート構造を形成した後、この浮遊ゲート構造の側面
にサイドウォールを形成し、このサイドウォールを利用
して書込特性、消去特性を制御するための斜めイオン注
入を行っているため、第２ゲート絶縁膜及び第１ゲート
絶縁膜にイオン種が注入され、絶縁性が劣化することを
抑制することができ、不揮発性半導体記憶装置の保持特
性及び書込、消去耐性を向上させることができる効果が
ある。また、サイドウォールの下端の絶縁膜を除去した
上で斜めイオン注入を行うことで、第１ゲート絶縁膜に
つながる絶縁膜へのイオン種の注入を防止することがで
き、不揮発性半導体記憶装置き保持特性及び書込、消去
耐性を向上することができる。
ト絶縁膜、第１導電膜、第２ゲート絶、第２導電膜で浮
遊ゲート構造を形成した後、この浮遊ゲート構造の側面
にサイドウォールを形成し、このサイドウォールを利用
して書込特性、消去特性を制御するための斜めイオン注
入を行っているため、第２ゲート絶縁膜及び第１ゲート
絶縁膜にイオン種が注入され、絶縁性が劣化することを
抑制することができ、不揮発性半導体記憶装置の保持特
性及び書込、消去耐性を向上させることができる効果が
ある。また、サイドウォールの下端の絶縁膜を除去した
上で斜めイオン注入を行うことで、第１ゲート絶縁膜に
つながる絶縁膜へのイオン種の注入を防止することがで
き、不揮発性半導体記憶装置き保持特性及び書込、消去
耐性を向上することができる。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】第１実施例における第２ゲート絶縁膜の電圧−
電流特性を示す図である。
電流特性を示す図である。
【図３】第１実施例における第２ゲート絶縁膜の絶縁破
壊耐性を示す図である。
壊耐性を示す図である。
【図４】本発明の第２実施例を説明するための断面図で
ある。
ある。
【図５】従来の製造方法を工程順に示す断面図である。
１ シリコン基板 ２ 第１ゲート絶縁膜 ３ 第１ポリシリコン膜 ４ 第２ゲート絶縁膜 ５ 第２ポリシリコン膜 ８ａ ソース ８ｂ ドレイン ９ａ ｎ- 領域 ９ｂ ｐ+ 領域 １０ 絶縁膜 １１ サイドウォール（タングステン膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｂ 7352−4Ｍ
Claims (6)
- 【請求項１】 半導体基板上に第１ゲート絶縁膜を形成
する工程と、その上に第１導電膜を形成する工程と、そ
の上に第２ゲート絶縁膜を形成する工程と、その上に第
２導電膜を形成する工程と、前記第１及び第２ゲート絶
縁膜と第１及び第２導電膜をパターニングして浮遊ゲー
ト構造を形成する工程と、前記浮遊ゲート構造の側面に
サイドウォールを形成する工程と、このサイドウォール
を利用して前記浮遊ゲート構造の両側の半導体基板に斜
め上方からイオン注入を行う工程と、垂直上方からイオ
ン注入を行ってソース・ドレインを形成する工程を含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】 浮遊ゲート構造の形成後、浮遊ゲート構
造及び半導体基板の全面を絶縁膜で覆う工程を備え、こ
の絶縁膜の表面上にサイドウォールを形成してなる請求
項１の不揮発性半導体記憶装置の製造方法。 - 【請求項３】 サイドウォールの形成後、サイドウォー
ルの下端の絶縁膜を除去する工程を含む請求項２の不揮
発性半導体記憶装置の製造方法。 - 【請求項４】 サイドウォールを構成する膜の質量数が
絶縁膜の質量数よりも高い請求項２または３の不揮発性
半導体記憶装置の製造方法。 - 【請求項５】 サイドウォールがタングステン膜である
請求項４の不揮発性半導体記憶装置の製造方法。 - 【請求項６】 半導体基板上に第１ゲート絶縁膜を形成
する工程と、その上に不純物がドーピングされた第１ポ
リシリコン膜を形成する工程と、この第１ポリシリコン
膜上に第２ゲート絶縁膜を形成する工程と、この第２ゲ
ート絶縁膜上に不純物がドーピングされた第２ポリシリ
コン膜を形成する工程と、前記第２ポリシリコン膜、第
２ゲート絶縁膜、第１ポリシリコン膜、第１ゲート絶縁
膜をパターニングすることにより浮遊ゲート構造を形成
する工程と、前記浮遊ゲート構造および半導体基板の全
面に絶縁膜を形成する工程と、前記浮遊ゲート構造の側
面部にサイドウォールを形成する工程と、このサイドウ
ォールの下端の絶縁膜を除去する工程と、前記サイドウ
ォールを利用して浮遊ゲート構造の一方の側の半導体基
板に斜め上方から一導電型の不純物をイオン注入する工
程と、前記サイドウォールを利用して浮遊ゲート構造の
他方の側の半導体基板に斜め上方から逆導電型の不純物
をイオン注入する工程と、垂直方向から不純物をイオン
注入してソース・ドレインを形成する工程とを含むこと
を特徴とする不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350397A JP2998540B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350397A JP2998540B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202045A true JPH07202045A (ja) | 1995-08-04 |
| JP2998540B2 JP2998540B2 (ja) | 2000-01-11 |
Family
ID=18410218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350397A Expired - Fee Related JP2998540B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998540B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134936A (ja) * | 1987-11-20 | 1989-05-26 | Nippon Denso Co Ltd | 半導体装置およびその製造方法 |
| JPH05326968A (ja) * | 1992-05-26 | 1993-12-10 | Matsushita Electron Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1993
- 1993-12-28 JP JP5350397A patent/JP2998540B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134936A (ja) * | 1987-11-20 | 1989-05-26 | Nippon Denso Co Ltd | 半導体装置およびその製造方法 |
| JPH05326968A (ja) * | 1992-05-26 | 1993-12-10 | Matsushita Electron Corp | 不揮発性半導体記憶装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998540B2 (ja) | 2000-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |