JPH07202050A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07202050A JPH07202050A JP35244393A JP35244393A JPH07202050A JP H07202050 A JPH07202050 A JP H07202050A JP 35244393 A JP35244393 A JP 35244393A JP 35244393 A JP35244393 A JP 35244393A JP H07202050 A JPH07202050 A JP H07202050A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- emitter
- semiconductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳ半導体装置において、バイポー
ラ素子特性を安定させかつ製造コストを低減すること。 【構成】 ＰＭＯＳ領域、ＮＭＯＳ領域、バイポーラ素
子領域にゲート酸化層１０を形成し、バイポーラ素子領
域にエミッタコンタクトホールを開口する。ＰＭＯＳ領
域、ＮＭＯＳ領域、バイポーラ素子領域に、ポリシリコ
ン層１１ａ及びタングステンシリサイド層１１ｂよりな
るポリサイド構造のゲート電極１１とエミッタポリサイ
ド電極２０’とを同時に形成する。これらゲート電極と
エミッタポリサイド電極上に酸化層を被着させた後にエ
ッチバックしてＬＤＤサイドスペーサを形成する。
ラ素子特性を安定させかつ製造コストを低減すること。 【構成】 ＰＭＯＳ領域、ＮＭＯＳ領域、バイポーラ素
子領域にゲート酸化層１０を形成し、バイポーラ素子領
域にエミッタコンタクトホールを開口する。ＰＭＯＳ領
域、ＮＭＯＳ領域、バイポーラ素子領域に、ポリシリコ
ン層１１ａ及びタングステンシリサイド層１１ｂよりな
るポリサイド構造のゲート電極１１とエミッタポリサイ
ド電極２０’とを同時に形成する。これらゲート電極と
エミッタポリサイド電極上に酸化層を被着させた後にエ
ッチバックしてＬＤＤサイドスペーサを形成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、Ｂｉ
ＭＯＳあるいはＢｉＣＭＯＳ型半導体装置の製造方法に
関する。
ＭＯＳあるいはＢｉＣＭＯＳ型半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを有する最近の半導
体集積回路装置においては、信頼性の高い低不純物濃度
ドレイン（ＬＤＤ）型ＭＯＳトランジスタが通常用いら
れている。一方、高速性が要求されるスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）等ではワード線（ＭＯ
Ｓゲート電極）のシート抵抗の低減が必須であることか
らゲート電極の構造としてポリシリコン膜と高融点金属
シリサイド膜の積層構造が現在では主流となっている。
体集積回路装置においては、信頼性の高い低不純物濃度
ドレイン（ＬＤＤ）型ＭＯＳトランジスタが通常用いら
れている。一方、高速性が要求されるスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）等ではワード線（ＭＯ
Ｓゲート電極）のシート抵抗の低減が必須であることか
らゲート電極の構造としてポリシリコン膜と高融点金属
シリサイド膜の積層構造が現在では主流となっている。
【０００３】ＢｉＣＭＯＳ型半導体装置においては、上
述のＬＤＤ型ＭＯＳトランジスタおよびバイポーラ素子
を同一の基板に有している。従来のＢｉＣＭＯＳ型半導
体装置の製造方法を図７、図８、図９を参照して説明す
る。
述のＬＤＤ型ＭＯＳトランジスタおよびバイポーラ素子
を同一の基板に有している。従来のＢｉＣＭＯＳ型半導
体装置の製造方法を図７、図８、図９を参照して説明す
る。
【０００４】始めに、図７の（Ａ）を参照すると、Ｐ型
単結晶シリコン基板１上にＮ+ 型埋込層２及びＰ+ 型埋
込層３を選択的に形成した後、比抵抗１〜１０Ω・cmの
Ｎ型エピタキシャル層４を成長する。次に、Ｐ+ 型埋込
層３上のＮＭＯＳ形成領域にＰ型ウェル５、Ｎ+ 型埋込
層２上のＰＭＯＳ形成領域にＮ型ウェル６をそれぞれ形
成した後、ＬＯＣＯＳ法（選択酸化法）を用いて素子分
離領域としてフィールド酸化層７を形成する。次に、バ
イポーラトランジスタのコレクタ引出し部に低抵抗のコ
レクタＮ+ 型不純物拡散層８を選択的に形成した後、同
じくバイポーラトランジスタのベース領域にベースＰ型
不純物拡散層９を形成する。
単結晶シリコン基板１上にＮ+ 型埋込層２及びＰ+ 型埋
込層３を選択的に形成した後、比抵抗１〜１０Ω・cmの
Ｎ型エピタキシャル層４を成長する。次に、Ｐ+ 型埋込
層３上のＮＭＯＳ形成領域にＰ型ウェル５、Ｎ+ 型埋込
層２上のＰＭＯＳ形成領域にＮ型ウェル６をそれぞれ形
成した後、ＬＯＣＯＳ法（選択酸化法）を用いて素子分
離領域としてフィールド酸化層７を形成する。次に、バ
イポーラトランジスタのコレクタ引出し部に低抵抗のコ
レクタＮ+ 型不純物拡散層８を選択的に形成した後、同
じくバイポーラトランジスタのベース領域にベースＰ型
不純物拡散層９を形成する。
【０００５】次に、図７の（Ｂ）を参照すると、全面に
ＣＶＤ法によりポリシリコンを２０００Å成長した後、
ＰＯＣ１3 雰囲気中でリンのドーピングを行い、Ｎ型ポ
リシリコン層１１ａを形成する。引き続いて、全面にス
パッタリング法により、２０００Åのタングステンシリ
サイド層１１ｂを堆積する。その後、通常のフォトリソ
グラフィー技術およびリアクティブイオンエッチング
（ＲＩＥ）技術を用いてパターニングを行い、ゲート電
極１１を形成する。次に、フォトリソグラフィー技術を
用いてＮＭＯＳ形成領域のみにリンを約５×１０13cm-2
イオン注入してＬＤＤ低濃度Ｎ型不純物拡散層１２を形
成した後、ＰＭＯＳ領域も同様に、ボロンを約５×１０
13cm-2注入してＬＤＤ低濃度Ｐ型不純物拡散層１３を形
成する。
ＣＶＤ法によりポリシリコンを２０００Å成長した後、
ＰＯＣ１3 雰囲気中でリンのドーピングを行い、Ｎ型ポ
リシリコン層１１ａを形成する。引き続いて、全面にス
パッタリング法により、２０００Åのタングステンシリ
サイド層１１ｂを堆積する。その後、通常のフォトリソ
グラフィー技術およびリアクティブイオンエッチング
（ＲＩＥ）技術を用いてパターニングを行い、ゲート電
極１１を形成する。次に、フォトリソグラフィー技術を
用いてＮＭＯＳ形成領域のみにリンを約５×１０13cm-2
イオン注入してＬＤＤ低濃度Ｎ型不純物拡散層１２を形
成した後、ＰＭＯＳ領域も同様に、ボロンを約５×１０
13cm-2注入してＬＤＤ低濃度Ｐ型不純物拡散層１３を形
成する。
【０００６】次に、図８の（Ａ）を参照すると、高温減
圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長し
た後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部のシ
リコン酸化膜を完全に除去するように異法性エッチング
を行ってゲート電極１１の側面にＬＤＤサイドスペーサ
１４を形成する。このとき、バイポーラトランジスタ素
子領域のＮ型エピタキシャル層４の表面とゲート電極１
１のタングステンシリサイド層１１ａの表面は露出する
が、このタングステンシリサイド層１１ａがエッチング
ガスイオンにたたかれる際に発生するタングステンフッ
化物がバイポーラトランジスタ素子領域の表面に付着
し、矢印Ｘに示すようにシリサイド汚染領域ができる。
圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長し
た後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部のシ
リコン酸化膜を完全に除去するように異法性エッチング
を行ってゲート電極１１の側面にＬＤＤサイドスペーサ
１４を形成する。このとき、バイポーラトランジスタ素
子領域のＮ型エピタキシャル層４の表面とゲート電極１
１のタングステンシリサイド層１１ａの表面は露出する
が、このタングステンシリサイド層１１ａがエッチング
ガスイオンにたたかれる際に発生するタングステンフッ
化物がバイポーラトランジスタ素子領域の表面に付着
し、矢印Ｘに示すようにシリサイド汚染領域ができる。
【０００７】次に、図８の（Ｂ）を参照すると、フォト
レジスト層（図示せず）をマスクとしてＮＭＯＳのソー
ス、ドレイン領域にひ素をイオン注入してＮ+ 型不純物
拡散層１５を形成する。同様に、フォトレジスト層（図
示せず）をマスクとしてＰＭＯＳのソース、ドレイン領
域にフッ化ボロンをイオン注入してＰ+ 型不純物拡散層
１６を形成し、バイポーラ素子領域にはグラフトベース
領域１７を形成する。次に、シリコン酸化膜を通常のＣ
ＶＤ法により２０００Å成長して層間絶縁層１８を形成
した後、フォトリソグラフィー技術とＲＩＥ技術を用い
てエミッタコンタクトホール１９を開口する。次に、減
圧ＣＶＤ法によりポリシリコン膜をウエハ全面に約２０
００Å成長した後、エミッタ拡散領域形成の拡散源とし
てイオン注入法によりヒ素を約１×１０16cm-2ドープし
て高濃度Ｎ型ポリシリコン膜にする。その後、フォトリ
ソグラフィー技術とＲＩＥ技術を用いてパターニングす
ることによりエミッタポリシリコン電極２０を形成す
る。
レジスト層（図示せず）をマスクとしてＮＭＯＳのソー
ス、ドレイン領域にひ素をイオン注入してＮ+ 型不純物
拡散層１５を形成する。同様に、フォトレジスト層（図
示せず）をマスクとしてＰＭＯＳのソース、ドレイン領
域にフッ化ボロンをイオン注入してＰ+ 型不純物拡散層
１６を形成し、バイポーラ素子領域にはグラフトベース
領域１７を形成する。次に、シリコン酸化膜を通常のＣ
ＶＤ法により２０００Å成長して層間絶縁層１８を形成
した後、フォトリソグラフィー技術とＲＩＥ技術を用い
てエミッタコンタクトホール１９を開口する。次に、減
圧ＣＶＤ法によりポリシリコン膜をウエハ全面に約２０
００Å成長した後、エミッタ拡散領域形成の拡散源とし
てイオン注入法によりヒ素を約１×１０16cm-2ドープし
て高濃度Ｎ型ポリシリコン膜にする。その後、フォトリ
ソグラフィー技術とＲＩＥ技術を用いてパターニングす
ることによりエミッタポリシリコン電極２０を形成す
る。
【０００８】次に、図８の（Ｃ）を参照すると、通常の
ＣＶＤ法によりボロンリンガラス（ＢＰＳＧ）膜を約５
０００Å成長した後、９５０℃のチッソ雰囲気中で約３
０分アニールすることによりＢＰＳＧ膜がリフローさ
れ、平坦化された層間絶縁層２１が形成される。この
時、エミッタポリシリコン電極２０に含まれているヒ素
が活性化されると同時に、バルク領域に拡散し、エミッ
タＮ+ 型不純物拡散層２２が形成される。この後、フォ
トリソグラフィー技術とＲＩＥ技術を用いてＭＯＳ部コ
ンタクトホール２３およびバイポーラ部のベースコンタ
クトホール２４、エミッタコンタクトホール２５、コレ
クタコンタクトホール２６を形成する。しかる後、アル
ミニウム配線層２７を形成する。これにより、ＮＭＯ
Ｓ、ＰＭＯＳ及びバイポーラ素子を有するＢｉＣＭＯＳ
デバイスが完成する。
ＣＶＤ法によりボロンリンガラス（ＢＰＳＧ）膜を約５
０００Å成長した後、９５０℃のチッソ雰囲気中で約３
０分アニールすることによりＢＰＳＧ膜がリフローさ
れ、平坦化された層間絶縁層２１が形成される。この
時、エミッタポリシリコン電極２０に含まれているヒ素
が活性化されると同時に、バルク領域に拡散し、エミッ
タＮ+ 型不純物拡散層２２が形成される。この後、フォ
トリソグラフィー技術とＲＩＥ技術を用いてＭＯＳ部コ
ンタクトホール２３およびバイポーラ部のベースコンタ
クトホール２４、エミッタコンタクトホール２５、コレ
クタコンタクトホール２６を形成する。しかる後、アル
ミニウム配線層２７を形成する。これにより、ＮＭＯ
Ｓ、ＰＭＯＳ及びバイポーラ素子を有するＢｉＣＭＯＳ
デバイスが完成する。
【０００９】図７、図８に示す製造方法によって得られ
るＢｉＣＭＯＳ型半導体装置においては、上述のごと
く、バイポーラ素子のベース、エミッタ領域表面がＬＤ
Ｄサイドスペーサ形成時に図８の（Ａ）の矢印Ｘに示す
ごとく、タングステンフッ化物により汚染されるため、
ベース、エミッタ間でリークが生じ、トランジスタが正
常に動作しなくなる。そこで、従来、図８の（Ａ）の工
程の後に、図９の（Ａ）、（Ｂ）に示す工程を付加して
いた。すなわち、シリサイド汚染領域Ｘが形成された状
態から、フォトリソグラフィー技術を用いてフォトレジ
スト層２８を形成し、バイポーラ素子領域のみを開口す
る。この状態でＲＩＥ技術を用いてＮ型エピタキシャル
層４を約１００Åエッチングすることにより、シリサイ
ド汚染領域Ｘを除去する。その後、図９の（Ｂ）に示す
ごとく、フォトレジスト層２８を除去する。その後、図
８の（Ｂ）、（Ｃ）の工程を経てＢｉＣＭＯＳ半導体装
置が完成する。
るＢｉＣＭＯＳ型半導体装置においては、上述のごと
く、バイポーラ素子のベース、エミッタ領域表面がＬＤ
Ｄサイドスペーサ形成時に図８の（Ａ）の矢印Ｘに示す
ごとく、タングステンフッ化物により汚染されるため、
ベース、エミッタ間でリークが生じ、トランジスタが正
常に動作しなくなる。そこで、従来、図８の（Ａ）の工
程の後に、図９の（Ａ）、（Ｂ）に示す工程を付加して
いた。すなわち、シリサイド汚染領域Ｘが形成された状
態から、フォトリソグラフィー技術を用いてフォトレジ
スト層２８を形成し、バイポーラ素子領域のみを開口す
る。この状態でＲＩＥ技術を用いてＮ型エピタキシャル
層４を約１００Åエッチングすることにより、シリサイ
ド汚染領域Ｘを除去する。その後、図９の（Ｂ）に示す
ごとく、フォトレジスト層２８を除去する。その後、図
８の（Ｂ）、（Ｃ）の工程を経てＢｉＣＭＯＳ半導体装
置が完成する。
【００１０】
【発明が解決しようとする課題】しかしながら、図９の
（Ａ）、（Ｂ）を付加した上述のＢｉＣＭＯＳ半導体装
置の製造方法によれば、ＬＤＤサイドスペーサ形成時に
生じるシリサイド汚染領域Ｘが除去されるために、バイ
ポーラトランジスタのエミッタ、ベース間のリークに起
因する特性異常は発生しないが、フォトリソグラフィー
工程が１回多くなることによる製造コストの増大を招く
という課題がある。なお、ＭＯＳ素子のゲート電極及び
バイポーラ素子のエミッタ電極とを同時に形成するＢｉ
ＣＭＯＳ半導体装置があるが、このものにおいては、金
属シリサイドによる半導体層の汚染の問題はない（参
照：特開昭６４−５９９５２号公報）。従って、本発明
の目的は、ＢｉＣＭＯＳ（あるいはＢｉＭＯＳ）半導体
装置において、バイポーラ素子特性を安定させかつ製造
コストを低減することにある。
（Ａ）、（Ｂ）を付加した上述のＢｉＣＭＯＳ半導体装
置の製造方法によれば、ＬＤＤサイドスペーサ形成時に
生じるシリサイド汚染領域Ｘが除去されるために、バイ
ポーラトランジスタのエミッタ、ベース間のリークに起
因する特性異常は発生しないが、フォトリソグラフィー
工程が１回多くなることによる製造コストの増大を招く
という課題がある。なお、ＭＯＳ素子のゲート電極及び
バイポーラ素子のエミッタ電極とを同時に形成するＢｉ
ＣＭＯＳ半導体装置があるが、このものにおいては、金
属シリサイドによる半導体層の汚染の問題はない（参
照：特開昭６４−５９９５２号公報）。従って、本発明
の目的は、ＢｉＣＭＯＳ（あるいはＢｉＭＯＳ）半導体
装置において、バイポーラ素子特性を安定させかつ製造
コストを低減することにある。
【００１１】上述の課題を解決するために本発明は、半
導体基板上にＭＯＳ素子形成用半導体層及びバイポーラ
素子形成用半導体層を区分して形成し、ＭＯＳ素子形成
用半導体層及びバイポーラ素子形成用半導体層上にゲー
ト絶縁層を形成する。次に、バイポーラ素子形成用半導
体層上のゲート絶縁層にエミッタコンタクトホールを開
孔する。次に、ポリシリコン層及びこのポリシリコン層
上に金属シリサイド層を順次形成し、この積層構造を同
時にパターニングしてＭＯＳ素子形成用領域にゲート電
極を形成する共にバイポーラ素子形成用領域にエミッタ
電極を形成する。次に、絶縁層を形成し、この絶縁層を
反応性ガスプラズマによってゲート電極上層及びエミッ
タ電極上層の表面が露出するまでエッチバックし、ゲー
ト電極の側壁及びエミッタ電極の側壁にサイドスペーサ
を形成する。そして、ゲート電極及びゲート電極の側壁
のサイドスペーサをマスクとして不純物をＭＯＳ素子形
成用半導体層に導入して高濃度不純物拡散層をソース、
ドレインとして形成するものである。
導体基板上にＭＯＳ素子形成用半導体層及びバイポーラ
素子形成用半導体層を区分して形成し、ＭＯＳ素子形成
用半導体層及びバイポーラ素子形成用半導体層上にゲー
ト絶縁層を形成する。次に、バイポーラ素子形成用半導
体層上のゲート絶縁層にエミッタコンタクトホールを開
孔する。次に、ポリシリコン層及びこのポリシリコン層
上に金属シリサイド層を順次形成し、この積層構造を同
時にパターニングしてＭＯＳ素子形成用領域にゲート電
極を形成する共にバイポーラ素子形成用領域にエミッタ
電極を形成する。次に、絶縁層を形成し、この絶縁層を
反応性ガスプラズマによってゲート電極上層及びエミッ
タ電極上層の表面が露出するまでエッチバックし、ゲー
ト電極の側壁及びエミッタ電極の側壁にサイドスペーサ
を形成する。そして、ゲート電極及びゲート電極の側壁
のサイドスペーサをマスクとして不純物をＭＯＳ素子形
成用半導体層に導入して高濃度不純物拡散層をソース、
ドレインとして形成するものである。
【００１２】
【作用】上述の手段によれば、絶縁層をエッチバックす
る際にバイポーラ素子のエミッタ電極の存在のためにバ
イポーラ素子形成用半導体層は金属シリサイドによる汚
染はない。
る際にバイポーラ素子のエミッタ電極の存在のためにバ
イポーラ素子形成用半導体層は金属シリサイドによる汚
染はない。
【００１３】
【実施例】図１、図２、図３は本発明に係る半導体装置
の第１の実施例を示す断面図である。
の第１の実施例を示す断面図である。
【００１４】始めに、図１の（Ａ）においては、図７の
（Ａ）と同様に、Ｐ型単結晶シリコン基板１上にＮ+ 型
埋込層２及びＰ+ 型埋込層３を選択的に形成した後、比
抵抗１〜１０Ω・cmのＮ型エピタキシャル層４を成長す
る。次に、Ｐ+ 型埋込層３上のＮＭＯＳ形成領域にＰ型
ウェル５、Ｎ+ 型埋込層２上のＰＭＯＳ形成領域にＮ型
ウェル６をそれぞれ形成した後、ＬＯＣＯＳ法（選択酸
化法）を用いて素子分離領域としてフィールド酸化層７
を形成する。次に、バイポーラトランジスタのコレクタ
引出し部に低抵抗のコレクタＮ+ 型不純物拡散層８を選
択的に形成した後、同じくバイポーラトランジスタのベ
ース領域にベースＰ型不純物拡散層９を形成する。
（Ａ）と同様に、Ｐ型単結晶シリコン基板１上にＮ+ 型
埋込層２及びＰ+ 型埋込層３を選択的に形成した後、比
抵抗１〜１０Ω・cmのＮ型エピタキシャル層４を成長す
る。次に、Ｐ+ 型埋込層３上のＮＭＯＳ形成領域にＰ型
ウェル５、Ｎ+ 型埋込層２上のＰＭＯＳ形成領域にＮ型
ウェル６をそれぞれ形成した後、ＬＯＣＯＳ法（選択酸
化法）を用いて素子分離領域としてフィールド酸化層７
を形成する。次に、バイポーラトランジスタのコレクタ
引出し部に低抵抗のコレクタＮ+ 型不純物拡散層８を選
択的に形成した後、同じくバイポーラトランジスタのベ
ース領域にベースＰ型不純物拡散層９を形成する。
【００１５】次に、図１の（Ｂ）を参照すると、酸化炉
を用いて熱酸化膜を約２００Å成長させ、ＭＯＳのゲー
ト酸化層１０を形成する。次に、フォトリソグラフィー
技術を用いてフォトレジスト層２９をパターニングした
後、フッ化水素酸を含んだ薬液でゲート酸化層１０をエ
ッチング（ウェットエッチング）してバイポーラトラン
ジスタのエミッタ領域にエミッタコンタクトホール１９
を形成する。
を用いて熱酸化膜を約２００Å成長させ、ＭＯＳのゲー
ト酸化層１０を形成する。次に、フォトリソグラフィー
技術を用いてフォトレジスト層２９をパターニングした
後、フッ化水素酸を含んだ薬液でゲート酸化層１０をエ
ッチング（ウェットエッチング）してバイポーラトラン
ジスタのエミッタ領域にエミッタコンタクトホール１９
を形成する。
【００１６】次に、図２の（Ａ）を参照すると、減圧Ｃ
ＶＤ技術を用いて全面ポリシリコン膜を約２０００Å成
長した後、エミッタ拡散領域形成の拡散源としてイオン
注入法によりヒ素を約１×１０16cm-2ドープして高濃度
Ｎ型ポリシリコン層１１ａにする。この後、引き続いて
全面にスパッタリング法によりタングステンシリサイド
層１１ｂを２０００Å堆積する。
ＶＤ技術を用いて全面ポリシリコン膜を約２０００Å成
長した後、エミッタ拡散領域形成の拡散源としてイオン
注入法によりヒ素を約１×１０16cm-2ドープして高濃度
Ｎ型ポリシリコン層１１ａにする。この後、引き続いて
全面にスパッタリング法によりタングステンシリサイド
層１１ｂを２０００Å堆積する。
【００１７】次に、図２の（Ｂ）を参照すると、通常の
フォトリソグラフィー技術及びリアクティブイオンエッ
チング（ＲＩＥ）技術を用いてパターニングを行い、ゲ
ート電極１１およびエミッタポリサイド電極２０' を形
成する。
フォトリソグラフィー技術及びリアクティブイオンエッ
チング（ＲＩＥ）技術を用いてパターニングを行い、ゲ
ート電極１１およびエミッタポリサイド電極２０' を形
成する。
【００１８】次に、図２の（Ｃ）を参照すると、フォト
リソグラフィー技術を用いてＮＭＯＳ形成領域のみにリ
ンを約５×１０13cm-2イオン注入してＬＤＤ低濃度Ｎ型
不純物拡散層１２を形成した後、ＰＭＯＳ領域も同様
に、ボロンを約５×１０13cm-2注入してＬＤＤ低濃度Ｐ
型不純物拡散層１３を形成する。
リソグラフィー技術を用いてＮＭＯＳ形成領域のみにリ
ンを約５×１０13cm-2イオン注入してＬＤＤ低濃度Ｎ型
不純物拡散層１２を形成した後、ＰＭＯＳ領域も同様
に、ボロンを約５×１０13cm-2注入してＬＤＤ低濃度Ｐ
型不純物拡散層１３を形成する。
【００１９】次に、図３の（Ａ）を参照すると、高温減
圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長し
た後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部のシ
リコン酸化膜を完全に除去するように異法性エッチング
を行ってゲート電極１１の側面にＬＤＤサイドスペーサ
１４を形成する。このとき、バイポーラトランジスタ素
子領域のＮ型エピタキシャル層４の表面とゲート電極１
１のタングステンシリサイド層１１ａの表面は露出する
が、バイポーラトランジスタ素子領域のエピタキシャル
層表面はエミッタポリサイド電極２０’に保護されるた
め、従来のごときシリサイド汚染領域は生じない。
圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長し
た後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部のシ
リコン酸化膜を完全に除去するように異法性エッチング
を行ってゲート電極１１の側面にＬＤＤサイドスペーサ
１４を形成する。このとき、バイポーラトランジスタ素
子領域のＮ型エピタキシャル層４の表面とゲート電極１
１のタングステンシリサイド層１１ａの表面は露出する
が、バイポーラトランジスタ素子領域のエピタキシャル
層表面はエミッタポリサイド電極２０’に保護されるた
め、従来のごときシリサイド汚染領域は生じない。
【００２０】次に、図３の（Ｂ）を参照すると、フォト
レジスト層（図示せず）をマスクとしてＮＭＯＳのソー
ス、ドレイン領域にひ素をイオン注入してＮ+ 型不純物
拡散層１５を形成する。同様に、フォトレジスト層（図
示せず）をマスクとしてＰＭＯＳのソース、ドレイン領
域にフッ化ボロンをイオン注入してＰ+ 型不純物拡散層
１６を形成し、バイポーラ素子領域にはグラフトベース
領域１７を形成する。
レジスト層（図示せず）をマスクとしてＮＭＯＳのソー
ス、ドレイン領域にひ素をイオン注入してＮ+ 型不純物
拡散層１５を形成する。同様に、フォトレジスト層（図
示せず）をマスクとしてＰＭＯＳのソース、ドレイン領
域にフッ化ボロンをイオン注入してＰ+ 型不純物拡散層
１６を形成し、バイポーラ素子領域にはグラフトベース
領域１７を形成する。
【００２１】次に、図３の（Ｃ）を参照すると、通常の
ＣＶＤ法によりボロンリンガラス（ＢＰＳＧ）膜を約５
０００Å成長した後、９５０℃のチッソ雰囲気中で約３
０分アニールすることによりＢＰＳＧ膜がリフロールさ
れ、平坦化された層間絶縁層２１が形成される。この
時、エミッタポリシリサイド電極２０に含まれているヒ
素が活性化されると同時に、バルク領域に拡散し、エミ
ッタＮ+ 型不純物拡散層２２が形成される。この後、フ
ォトリソグラフィー技術とＲＩＥ技術を用いてＭＯＳ部
コンタクトホール２３およびバイポーラ部のベースコン
タクトホール２４、エミッタコンタクトホール２５、コ
レクタコンタクトホール２６を形成する。しかる後、ア
ルミニウム配線層２７を形成する。これにより、ＮＭＯ
Ｓ、ＰＭＯＳ及びバイポーラ素子を有するＢｉＣＭＯＳ
デバイスが完成する。
ＣＶＤ法によりボロンリンガラス（ＢＰＳＧ）膜を約５
０００Å成長した後、９５０℃のチッソ雰囲気中で約３
０分アニールすることによりＢＰＳＧ膜がリフロールさ
れ、平坦化された層間絶縁層２１が形成される。この
時、エミッタポリシリサイド電極２０に含まれているヒ
素が活性化されると同時に、バルク領域に拡散し、エミ
ッタＮ+ 型不純物拡散層２２が形成される。この後、フ
ォトリソグラフィー技術とＲＩＥ技術を用いてＭＯＳ部
コンタクトホール２３およびバイポーラ部のベースコン
タクトホール２４、エミッタコンタクトホール２５、コ
レクタコンタクトホール２６を形成する。しかる後、ア
ルミニウム配線層２７を形成する。これにより、ＮＭＯ
Ｓ、ＰＭＯＳ及びバイポーラ素子を有するＢｉＣＭＯＳ
デバイスが完成する。
【００２２】このようにして、第１の実施例によれば、
次のような効果が期待される。 （１）単体バイポーラトランジスタの特性が安定するこ
とによりＢｉＣＭＯＳ半導体装置の歩留まりが約１０％
向上する。 （２）ポリシリコン配線層数の減少によって、リソグラ
フィー工程数で２工程、全工程数で約２０工程減少す
る。 （３）ポリシリコン配線層数の減少によって、デバイス
厚が薄くなることによって、コンタクト部のアスペクト
比が小さくなり、その結果、アルミコンタクトのカバレ
ッジが約１０％改善する。
次のような効果が期待される。 （１）単体バイポーラトランジスタの特性が安定するこ
とによりＢｉＣＭＯＳ半導体装置の歩留まりが約１０％
向上する。 （２）ポリシリコン配線層数の減少によって、リソグラ
フィー工程数で２工程、全工程数で約２０工程減少す
る。 （３）ポリシリコン配線層数の減少によって、デバイス
厚が薄くなることによって、コンタクト部のアスペクト
比が小さくなり、その結果、アルミコンタクトのカバレ
ッジが約１０％改善する。
【００２３】図４、図５は本発明に係る半導体装置の第
２の実施例を示す断面図であって、ＳＲＡＭセルを内蔵
したＢｉＣＭＯＳ型半導体装置を示す。ＳＲＡＭセルは
図６に示すごとく、電源電圧線ＶCCとノードＮ1 、Ｎ2
との間に接続された高抵抗負荷Ｒ1 、Ｒ2 、ノード
Ｎ1 、Ｎ2 とディジット線Ｄ1 、Ｄ2 との間に接続され
ワード線ＷＬの電位によって制御される伝達トランジス
タＱ1 、Ｑ2 及びノードＮ1 、Ｎ2 と電源電圧線ＧＮＤ
との間に接続された駆動トランジスタＱ3 、Ｑ4 により
構成されるフリップフロップ回路である。すなわち、一
方の駆動トランジスタのドレインは他方の駆動トランジ
スタのゲート電極に接続されている。このコンタクト
は、通常ＭＯＳトタンジスタのゲート酸化層を直接開口
したダイレクトコンタクトホールにより形成される。第
２の実施例の場合は、図４の（Ａ）に示すように、ゲー
ト酸化層１０を形成した後、フォトリソグラフィー技術
とウェットエッチング技術を用いてＳＲＡＭセル領域の
ダイレクトコンタクトホール３０とバイポーラ素子領域
のエミッタコンタクトホール１９とを同時に形成する。
２の実施例を示す断面図であって、ＳＲＡＭセルを内蔵
したＢｉＣＭＯＳ型半導体装置を示す。ＳＲＡＭセルは
図６に示すごとく、電源電圧線ＶCCとノードＮ1 、Ｎ2
との間に接続された高抵抗負荷Ｒ1 、Ｒ2 、ノード
Ｎ1 、Ｎ2 とディジット線Ｄ1 、Ｄ2 との間に接続され
ワード線ＷＬの電位によって制御される伝達トランジス
タＱ1 、Ｑ2 及びノードＮ1 、Ｎ2 と電源電圧線ＧＮＤ
との間に接続された駆動トランジスタＱ3 、Ｑ4 により
構成されるフリップフロップ回路である。すなわち、一
方の駆動トランジスタのドレインは他方の駆動トランジ
スタのゲート電極に接続されている。このコンタクト
は、通常ＭＯＳトタンジスタのゲート酸化層を直接開口
したダイレクトコンタクトホールにより形成される。第
２の実施例の場合は、図４の（Ａ）に示すように、ゲー
ト酸化層１０を形成した後、フォトリソグラフィー技術
とウェットエッチング技術を用いてＳＲＡＭセル領域の
ダイレクトコンタクトホール３０とバイポーラ素子領域
のエミッタコンタクトホール１９とを同時に形成する。
【００２４】次に、図４の（Ｂ）を参照すると、第１の
実施例の場合と同様な製造方法でセル内のＭＯＳトラン
ジスタのゲート電極である伝達トランジスタゲート電極
３１、駆動トランジスタゲート電極３２、及びエミッタ
ポリサイド電極２０’を同時に形成する。
実施例の場合と同様な製造方法でセル内のＭＯＳトラン
ジスタのゲート電極である伝達トランジスタゲート電極
３１、駆動トランジスタゲート電極３２、及びエミッタ
ポリサイド電極２０’を同時に形成する。
【００２５】次に、図５の（Ａ）を参照すると、第１の
実施例の場合と同様の製造工程でＬＤＤ低能度Ｎ型不純
物拡散層１２、ＬＤＤサイドスペーサ１４、およびグラ
フトベース領域１７を形成する。
実施例の場合と同様の製造工程でＬＤＤ低能度Ｎ型不純
物拡散層１２、ＬＤＤサイドスペーサ１４、およびグラ
フトベース領域１７を形成する。
【００２６】次に、図５の（Ｂ）を参照すると、ＳＲＡ
Ｍセルの構成に必要な高抵抗負荷（図示せず）等を形成
した後、層間絶縁膜２１、各種コンタクトホール２３、
２４、２５、２６そしてアルミニウム配線層２７を形成
する。これによりＳＲＡＭセルを含んだＢｉＣＭＯＳ型
メモリ半導体装置が完成する。
Ｍセルの構成に必要な高抵抗負荷（図示せず）等を形成
した後、層間絶縁膜２１、各種コンタクトホール２３、
２４、２５、２６そしてアルミニウム配線層２７を形成
する。これによりＳＲＡＭセルを含んだＢｉＣＭＯＳ型
メモリ半導体装置が完成する。
【００２７】このよう第２の実施例によればＳＲＡＭセ
ルに特有なダイレクトコンタクトホールとエミッタコン
タクトホールそしてＭＯＳ部のゲートポリサイド電極と
エミッタポリサイド電極を同時形成することにより、工
程数を増加がないというメリットがある。
ルに特有なダイレクトコンタクトホールとエミッタコン
タクトホールそしてＭＯＳ部のゲートポリサイド電極と
エミッタポリサイド電極を同時形成することにより、工
程数を増加がないというメリットがある。
【００２８】
【発明の効果】以上説明したように本発明によれば、Ｂ
ｉＭＯＳ半導体装置のバイポーラ素子特性を安定させか
つ製造コストを低減できる。
ｉＭＯＳ半導体装置のバイポーラ素子特性を安定させか
つ製造コストを低減できる。
【図１】本発明に係る半導体装置の第１の実施例を示す
断面図である。
断面図である。
【図２】本発明に係る半導体装置の第１の実施例を示す
断面図である。
断面図である。
【図３】本発明に係る半導体装置の第１の実施例を示す
断面図である。
断面図である。
【図４】本発明に係る半導体装置の第２の実施例を示す
断面図である。
断面図である。
【図５】本発明に係る半導体装置の第２の実施例を示す
断面図である。
断面図である。
【図６】一般的なＳＲＡＭセルの回路図である。
【図７】従来の半導体装置を示す断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
１…Ｐ型単結晶シリコン基板 ２…Ｎ+ 型埋込層 ３…Ｐ+ 型埋込層 ４…Ｎ型エピタキシャル層 ５…Ｐ型ウェル ６…Ｎ型ウェル ７…フィールド酸化層 ８…コレクタＮ+ 型不純物拡散層 ９…ベースＰ型不純物拡散層 １０…ゲート酸化層 １１…ゲート電極 １１ａ…Ｎ型ポリシリコン層 １１ｂ…タングステンシリサイド層 １２…ＬＤＤ低濃度Ｎ型不純物拡散層 １３…ＬＤＤ低濃度Ｐ型不純物拡散層 １４…ＬＤＤサイドスペーサ １５…Ｎ+ 型不純物拡散層 １６…Ｐ+ 型不純物拡散層 １７…グラフトベース領域 １８…層間絶縁層 １９…エミッタコンタクホール ２０…エミッタ電極 ２０’…エミッタポリサイド電極 ２１…層間絶縁層 ２２…エミッタＮ+ 型不純物拡散層 ２３…ＭＯＳ部コンタクホール ２４…ベースコンタクホール ２５…エミッタコンタクホール ２６…コレクタコンタクホール ２７…アルミニウム配線層 Ｒ1 、Ｒ2 …高抵抗負荷 Ｑ1 、Ｑ2 …伝達トランジスタ Ｑ3 、Ｑ4 …駆動トランジスタ Ｄ1 、Ｄ2 …ディジット線 ＷＬ…ワード線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 次に、図７の（Ｂ）を参照すると、酸化
炉を用いて熱酸化膜を約２００Å成長させ、ＭＯＳのゲ
ート酸化層１０を形成する。次いで、全面にＣＶＤ法に
よりポリシリコンを２０００Å成長した後、ＰＯＣ１3
雰囲気中でリンのドーピングを行い、Ｎ型ポリシリコン
層１１ａを形成する。引き続いて、全面にスパッタリン
グ法により、２０００Åのタングステンシリサイド層１
１ｂを堆積する。その後、通常のフォトリソグラフィー
技術およびリアクティブイオンエッチング（ＲＩＥ）技
術を用いてパターニングを行い、ゲート電極１１を形成
する。次に、フォトリソグラフィー技術を用いてＮＭＯ
Ｓ形成領域のみにリンを約５×１０13cm-2イオン注入し
てＬＤＤ低濃度Ｎ型不純物拡散層１２を形成した後、Ｐ
ＭＯＳ領域も同様に、ボロンを約５×１０13cm-2注入し
てＬＤＤ低濃度Ｐ型不純物拡散層１３を形成する。
炉を用いて熱酸化膜を約２００Å成長させ、ＭＯＳのゲ
ート酸化層１０を形成する。次いで、全面にＣＶＤ法に
よりポリシリコンを２０００Å成長した後、ＰＯＣ１3
雰囲気中でリンのドーピングを行い、Ｎ型ポリシリコン
層１１ａを形成する。引き続いて、全面にスパッタリン
グ法により、２０００Åのタングステンシリサイド層１
１ｂを堆積する。その後、通常のフォトリソグラフィー
技術およびリアクティブイオンエッチング（ＲＩＥ）技
術を用いてパターニングを行い、ゲート電極１１を形成
する。次に、フォトリソグラフィー技術を用いてＮＭＯ
Ｓ形成領域のみにリンを約５×１０13cm-2イオン注入し
てＬＤＤ低濃度Ｎ型不純物拡散層１２を形成した後、Ｐ
ＭＯＳ領域も同様に、ボロンを約５×１０13cm-2注入し
てＬＤＤ低濃度Ｐ型不純物拡散層１３を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 次に、図８の（Ａ）を参照すると、高温
減圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長
した後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部の
シリコン酸化膜を完全に除去するように異方性エッチン
グを行ってゲート電極１１の側面にＬＤＤサイドスペー
サ１４を形成する。このとき、バイポーラトランジスタ
素子領域のＮ型エピタキシャル層４の表面とゲート電極
１１のタングステンシリサイド層１１ｂの表面は露出す
るが、このタングステンシリサイド層１１ｂがエッチン
グガスイオンにたたかれる際に発生するタングステンフ
ッ化物がバイポーラトランジスタ素子領域の表面に付着
し、矢印Ｘに示すようにシリサイド汚染領域ができる。
減圧ＣＶＤ法によりシリコン酸化膜を約２０００Å成長
した後、ＣＨＦ3 またはＣＦ4 を含んだガスで平坦部の
シリコン酸化膜を完全に除去するように異方性エッチン
グを行ってゲート電極１１の側面にＬＤＤサイドスペー
サ１４を形成する。このとき、バイポーラトランジスタ
素子領域のＮ型エピタキシャル層４の表面とゲート電極
１１のタングステンシリサイド層１１ｂの表面は露出す
るが、このタングステンシリサイド層１１ｂがエッチン
グガスイオンにたたかれる際に発生するタングステンフ
ッ化物がバイポーラトランジスタ素子領域の表面に付着
し、矢印Ｘに示すようにシリサイド汚染領域ができる。
Claims (10)
- 【請求項１】 半導体基板（１）上にＭＯＳ素子形成用
半導体層（２、３、５、６）及びバイポーラ素子形成用
半導体層（２、４）を区分して形成する工程と、 前記ＭＯＳ素子形成用半導体層及び前記バイポーラ素子
形成用半導体層上にゲート絶縁層（１０）を形成する工
程と、 前記バイポーラ素子形成用半導体層上のゲート絶縁層に
エミッタコンタクトホール（１９）を開孔する工程と、 該ゲート絶縁層上にポリシリコン層（１１ａ）を形成す
る工程と、 該ポリシリコン層上に金属シリサイド層（１１ｂ）を形
成する工程と、 前記ポリシリコン層及び前記金属シリサイド層を同時に
パターニングして前記ＭＯＳ素子形成用領域にゲート電
極（１１）を形成する共に前記バイポーラ素子形成用領
域にエミッタ電極（２０')を形成する工程と、 前記ゲート電極及び前記エミッタ電極上に絶縁層を形成
する工程と、 該絶縁層を反応性ガスプラズマによって前記ゲート電極
上層及び前記エミッタ電極上層の表面が露出するまでエ
ッチバックし、該ゲート電極の側壁及び前記エミッタ電
極の側壁にサイドスペーサ（１４）を形成する工程と、 前記ゲート電極及び該ゲート電極の側壁のサイドスペー
サをマスクとして不純物を前記ＭＯＳ素子形成用半導体
層に導入して高濃度不純物拡散層（１５、１６）を形成
する工程とを具備するＢｉＭＯＳ型半導体装置の製造方
法。 - 【請求項２】 さらに、前記ゲート電極をマスクとして
不純物を前記ＭＯＳ素子形成用半導体層に導入して低濃
度不純物拡散層（１２、１３）を形成する工程を具備す
る請求項１に記載のＢｉＭＯＳ型半導体装置の製造方
法。 - 【請求項３】 前記絶縁層がシリコン酸化層であり、該
シリコン酸化層をエッチバックする反応性ガスプラズマ
がＣＨＦ3 またはＣＦ4 のプラズマである請求項１に記
載のＢｉＭＯＳ型半導体装置の製造方法。 - 【請求項４】 前記ＭＯＳ素子形成用半導体層はＳＲＡ
Ｍセルを構成する１対の駆動トランジスタ（Ｑ3 、Ｑ4)
及び１対の伝達トランジスタ（Ｑ1 、Ｑ2)を形成するた
めのものである請求項１に記載のＢｉＭＯＳ型半導体装
置の製造方法。 - 【請求項５】 前記エミッタコンタクトホール形成工程
は、前記駆動トランジスタ１つのゲート電極が前記駆動
トランジスタの他のドレインもしくは前記伝達トランジ
スタのソース、ドレインに接続するためのダイレクトコ
ンタクトホール（３０）を形成する請求項４に記載のＢ
ｉＭＯＳ型半導体装置の製造方法。 - 【請求項６】 半導体基板（１）上にＰＭＯＳ素子形成
用半導体層（２）、ＮＭＯＳ素子形成用半導体層（３、
５）及びバイポーラ素子形成用半導体層（２、４）を区
分して形成する工程と、 前記ＰＭＯＳ素子形成用半導体層、前記ＮＭＯＳ素子形
成用半導体層及び前記バイポーラ素子形成用半導体層上
にゲート絶縁層（１０）を形成する工程と、 前記バイポーラ素子形成用半導体層上のゲート絶縁層に
エミッタコンタクトホール（１９）を開孔する工程と、 該ゲート絶縁層上にポリシリコン層（１１ａ）を形成す
る工程と、 該ポリシリコン層上に金属シリサイド層（１１ｂ）を形
成する工程と、 前記ポリシリコン層及び前記金属シリサイド層を同時に
パターニングして前記ＰＭＯＳ素子形成用領域及び前記
ＮＭＯＳ素子形成用領域にそれぞれゲート電極（１１）
を形成する共に前記バイポーラ素子形成用領域にエミッ
タ電極（２０')を形成する工程と、 前記各ゲート電極及び前記エミッタ電極上に絶縁層を形
成する工程と、 該絶縁層を反応性ガスプラズマによって前記各ゲート電
極上層及び前記エミッタ電極上層の表面が露出するまで
エッチバックし、該各ゲート電極の側壁及び前記エミッ
タ電極の側壁にサイドスペーサ（１４）を形成する工程
と、 前記各ゲート電極及び該各ゲート電極の側壁のサイドス
ペーサをマスクとして不純物を前記ＰＭＯＳ素子形成用
半導体層及び前記ＮＭＯＳ素子形成用半導体層に導入し
て高濃度不純物拡散層（１５、１６）を形成する工程と
を具備するＢｉＣＭＯＳ型半導体装置の製造方法。 - 【請求項７】 さらに、前記各ゲート電極をマスクとし
て不純物を前記ＰＭＯＳ素子形成用半導体層及び前記Ｎ
ＭＯＳ素子形成用半導体層に導入して低濃度不純物拡散
層（１２、１３）を形成する工程を具備する請求項６に
記載のＢｉＣＭＯＳ型半導体装置の製造方法。 - 【請求項８】 前記絶縁層がシリコン酸化層であり、該
シリコン酸化層をエッチバックする反応性ガスプラズマ
がＣＨＦ3 またはＣＦ4 のプラズマである請求項６に記
載のＢｉＣＭＯＳ型半導体装置の製造方法。 - 【請求項９】 前記ＰＭＯＳ素子形成用半導体層及び前
記ＮＭＯＳ素子形成用半導体層の一方はＳＲＡＭセルを
構成する１対の駆動トランジスタ（Ｑ3 、Ｑ4)及び１対
の伝達トランジスタ（Ｑ1 、Ｑ2)を形成するためのもの
である請求項６に記載のＢｉＣＭＯＳ型半導体装置の製
造方法。 - 【請求項１０】 前記エミッタコンタクトホール形成工
程は、前記駆動トランジスタ１つのゲート電極が前記駆
動トランジスタの他のドレインもしくは前記伝達トラン
ジスタのソース、ドレインに接続するためのダイレクト
コンタクトホール（３０）を形成する請求項９記載のＢ
ｉＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35244393A JPH07202050A (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35244393A JPH07202050A (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202050A true JPH07202050A (ja) | 1995-08-04 |
Family
ID=18424117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35244393A Pending JPH07202050A (ja) | 1993-12-30 | 1993-12-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117727696A (zh) * | 2024-02-08 | 2024-03-19 | 天水天光半导体有限责任公司 | 一种d触发器的制备方法及d触发器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459952A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of bicmos integrated circuit |
| JPH0226061A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH02241057A (ja) * | 1989-03-15 | 1990-09-25 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH05283624A (ja) * | 1992-04-03 | 1993-10-29 | Sony Corp | ＢｉＭＯＳ半導体装置 |
-
1993
- 1993-12-30 JP JP35244393A patent/JPH07202050A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459952A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of bicmos integrated circuit |
| JPH0226061A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH02241057A (ja) * | 1989-03-15 | 1990-09-25 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH05283624A (ja) * | 1992-04-03 | 1993-10-29 | Sony Corp | ＢｉＭＯＳ半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117727696A (zh) * | 2024-02-08 | 2024-03-19 | 天水天光半导体有限责任公司 | 一种d触发器的制备方法及d触发器 |
| CN117727696B (zh) * | 2024-02-08 | 2024-04-26 | 天水天光半导体有限责任公司 | 一种d触发器的制备方法及d触发器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5326722A (en) | Polysilicon contact | |
| US5581093A (en) | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM | |
| US7316954B2 (en) | Methods of fabricating integrated circuit devices that utilize doped poly-Si1−xGex conductive plugs as interconnects | |
| US5523242A (en) | Method of manufacturing a BiMOS device | |
| JP3688734B2 (ja) | 集積回路の一部を製造する方法及びその構成体 | |
| KR100214708B1 (ko) | 저접촉저항을 갖는 반도체장치 및 그의 제조방법 | |
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| US5091322A (en) | Semiconductor device and method of manufacturing the same | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JPH07106452A (ja) | 半導体装置およびその製造方法 | |
| US6268240B1 (en) | Static semiconductor memory device capable of enhancing access speed | |
| EP0560575B1 (en) | A method of manufacturing a semiconductor device | |
| EP0384396B1 (en) | Bi-CMOS semiconductor device having memory cells formed in isolated wells | |
| US5705418A (en) | Process for fabricating reduced-thickness high-resistance load resistors in four-transistor SRAM devices | |
| US6730557B2 (en) | Semiconductor device and production thereof | |
| US5652154A (en) | Method for manufacturing BiMOS device | |
| JPH07202050A (ja) | 半導体装置の製造方法 | |
| JP3163694B2 (ja) | 半導体装置及びその製法 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| JPH05114702A (ja) | 半導体装置の製造方法 | |
| KR100207809B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP3282762B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH06140630A (ja) | 半導体装置及びその製造方法 | |
| JPH11150238A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH07130757A (ja) | バイポーラトランジスタの製造方法 |