JPH05283624A - ＢｉＭＯＳ半導体装置 - Google Patents
ＢｉＭＯＳ半導体装置Info
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- JPH05283624A JPH05283624A JP11086492A JP11086492A JPH05283624A JP H05283624 A JPH05283624 A JP H05283624A JP 11086492 A JP11086492 A JP 11086492A JP 11086492 A JP11086492 A JP 11086492A JP H05283624 A JPH05283624 A JP H05283624A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 バイポーラ部のコレクタ直列抵抗を低減させ
て性能を高めると共に、ＭＯＳ部のパンチスルー及びソ
フトエラーを防止して信頼性も高める。 【構成】 Ｓｉ基板１１とエピタキシャル層２１との界
面に、バイポーラ部１２では厚い埋込み層１５が形成さ
れており、ＮＭＯＳ部１４では薄い埋込み層３３が形成
されている。埋込み層３３の存在によってポテンシャル
障壁が形成されてＮＭＯＳ部１４のソフトエラー耐性が
高いが、この埋込み層３３は薄いので、エピタキシャル
層２１が薄くても、埋込み層３３と拡散層３７との間で
パンチスルーが生じにくい。一方、バイポーラ部１２の
埋込み層１５は厚く、しかも上述の様にエピタキシャル
層２１を薄くすることができるので、この埋込み層１５
を埋込みコレクタにすると、コレクタ直列抵抗を低減さ
せることができる。
て性能を高めると共に、ＭＯＳ部のパンチスルー及びソ
フトエラーを防止して信頼性も高める。 【構成】 Ｓｉ基板１１とエピタキシャル層２１との界
面に、バイポーラ部１２では厚い埋込み層１５が形成さ
れており、ＮＭＯＳ部１４では薄い埋込み層３３が形成
されている。埋込み層３３の存在によってポテンシャル
障壁が形成されてＮＭＯＳ部１４のソフトエラー耐性が
高いが、この埋込み層３３は薄いので、エピタキシャル
層２１が薄くても、埋込み層３３と拡散層３７との間で
パンチスルーが生じにくい。一方、バイポーラ部１２の
埋込み層１５は厚く、しかも上述の様にエピタキシャル
層２１を薄くすることができるので、この埋込み層１５
を埋込みコレクタにすると、コレクタ直列抵抗を低減さ
せることができる。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ部とＭＯＳ
部とを有するＢｉＭＯＳ半導体装置に関するものであ
る。
部とを有するＢｉＭＯＳ半導体装置に関するものであ
る。
【０００２】
【従来の技術】図３は、ＢｉＭＯＳ半導体装置の一種で
あるＢｉＣＭＯＳ−ＳＲＡＭの第１従来例を示してい
る。この第１従来例では、Ｐ型のＳｉ基板１１の表面の
うちで、バイポーラ部１２、ＰＭＯＳ部１３及びＮＭＯ
Ｓ部１４の夫々に、Ｎ+ 型、Ｐ+型及びＮ+ 型の埋込み
層１５〜１７が選択的に形成されている。
あるＢｉＣＭＯＳ−ＳＲＡＭの第１従来例を示してい
る。この第１従来例では、Ｐ型のＳｉ基板１１の表面の
うちで、バイポーラ部１２、ＰＭＯＳ部１３及びＮＭＯ
Ｓ部１４の夫々に、Ｎ+ 型、Ｐ+型及びＮ+ 型の埋込み
層１５〜１７が選択的に形成されている。
【０００３】Ｓｉ基板１１上には、抵抗率が１Ωｃｍ程
度で厚さが１．０〜１．５μｍ程度であるＮ型のエピタ
キシャル層２１が積層されており、Ｓｉ基板１１とエピ
タキシャル層２１とでＳｉ基体２２が構成されている。
そして、エピタキシャル層２１のうちでＮＭＯＳ部１４
には、Ｐ型のウェル２３が形成されている。
度で厚さが１．０〜１．５μｍ程度であるＮ型のエピタ
キシャル層２１が積層されており、Ｓｉ基板１１とエピ
タキシャル層２１とでＳｉ基体２２が構成されている。
そして、エピタキシャル層２１のうちでＮＭＯＳ部１４
には、Ｐ型のウェル２３が形成されている。
【０００４】バイポーラ部１２、ＰＭＯＳ部１３及びＮ
ＭＯＳ部１４は、エピタキシャル層２１の表面で素子分
離用のＳｉＯ2 膜２４に囲まれており、更にバイポーラ
部１２は、ＳｉＯ2 膜２４からエピタキシャル層２１を
貫通してＳｉ基板１１にまで達する素子分離用のＰ型の
拡散層２５に囲まれている。
ＭＯＳ部１４は、エピタキシャル層２１の表面で素子分
離用のＳｉＯ2 膜２４に囲まれており、更にバイポーラ
部１２は、ＳｉＯ2 膜２４からエピタキシャル層２１を
貫通してＳｉ基板１１にまで達する素子分離用のＰ型の
拡散層２５に囲まれている。
【０００５】図４は、ＢｉＣＭＯＳ−ＳＲＡＭの第２従
来例を示している。この第２従来例は、ＰＭＯＳ部１３
及びＮＭＯＳ部１４に、Ｐ+ 型及びＮ+ 型の埋込み層１
６、１７が夫々形成されていないことを除いて、図３に
示した第１従来例と実質的に同様の構成を有している。
来例を示している。この第２従来例は、ＰＭＯＳ部１３
及びＮＭＯＳ部１４に、Ｐ+ 型及びＮ+ 型の埋込み層１
６、１７が夫々形成されていないことを除いて、図３に
示した第１従来例と実質的に同様の構成を有している。
【０００６】
【発明が解決しようとする課題】ところが、図３に示し
た第１従来例の様にＮＭＯＳ部１４にＮ+ 型の埋込み層
１７が形成されていると、拡散係数の小さな例えばＳｂ
を用いて埋込み層１７を形成したとしても、埋込み層１
７の不純物濃度が高いので、埋込み層１７で０．５μｍ
程度の上方拡散が生じる。
た第１従来例の様にＮＭＯＳ部１４にＮ+ 型の埋込み層
１７が形成されていると、拡散係数の小さな例えばＳｂ
を用いて埋込み層１７を形成したとしても、埋込み層１
７の不純物濃度が高いので、埋込み層１７で０．５μｍ
程度の上方拡散が生じる。
【０００７】しかも、ＳＲＡＭのメモリセルを構成する
ＮＭＯＳ部１４では、ゲート電極である多結晶Ｓｉ膜
（図示せず）とソース・ドレインである拡散層（図１の
３７）とを埋込みコンタクトで接続する場合が多いが、
この埋込みコンタクト部でエピタキシャル層２１が０．
１〜０．２μｍ程度だけ掘れる。
ＮＭＯＳ部１４では、ゲート電極である多結晶Ｓｉ膜
（図示せず）とソース・ドレインである拡散層（図１の
３７）とを埋込みコンタクトで接続する場合が多いが、
この埋込みコンタクト部でエピタキシャル層２１が０．
１〜０．２μｍ程度だけ掘れる。
【０００８】一方、設計ルールが０．８μｍ以降のＢｉ
ＣＭＯＳ−ＳＲＡＭでは、バイポーラ部１２の性能を向
上させるために、上述の様に１．５μｍ以下と薄いエピ
タキシャル層２１が要求されている。従って、ＮＭＯＳ
部１４のソース・ドレインと埋込み層１７との間の距離
が短く、これらの間でパンチスルーが生じ易い。
ＣＭＯＳ−ＳＲＡＭでは、バイポーラ部１２の性能を向
上させるために、上述の様に１．５μｍ以下と薄いエピ
タキシャル層２１が要求されている。従って、ＮＭＯＳ
部１４のソース・ドレインと埋込み層１７との間の距離
が短く、これらの間でパンチスルーが生じ易い。
【０００９】これに対して、図４に示した第２従来例の
様にＮＭＯＳ部１４にＮ+ 型の埋込み層１７が形成され
ていなければ、上述の様なパンチスルーは生じない。し
かし、埋込み層１７が形成されていないと、α線によっ
てＳｉ基板１１で発生した電子・正孔対のうちの電子が
メモリセルの記憶ノードに到達するので、ソフトエラー
耐性が低い。
様にＮＭＯＳ部１４にＮ+ 型の埋込み層１７が形成され
ていなければ、上述の様なパンチスルーは生じない。し
かし、埋込み層１７が形成されていないと、α線によっ
てＳｉ基板１１で発生した電子・正孔対のうちの電子が
メモリセルの記憶ノードに到達するので、ソフトエラー
耐性が低い。
【００１０】つまり、図３、４に示した第１及び第２従
来例の何れにおいても、エピタキシャル層２１を薄くし
てバイポーラ部１２の性能を高めつつ、ＮＭＯＳ部１４
のパンチスルーを防止し且つソフトエラー耐性を向上さ
せて信頼性を高めるということができなかった。
来例の何れにおいても、エピタキシャル層２１を薄くし
てバイポーラ部１２の性能を高めつつ、ＮＭＯＳ部１４
のパンチスルーを防止し且つソフトエラー耐性を向上さ
せて信頼性を高めるということができなかった。
【００１１】
【課題を解決するための手段】請求項１のＢｉＭＯＳ半
導体装置では、第１の半導体層１１とこの第１の半導体
層１１上に積層されている第２の半導体層２１とで半導
体基体２２が構成されており、前記第１及び第２の半導
体層１１、２１同士の界面に拡散層１５、３３が形成さ
れており、前記拡散層１５、３３の厚さがバイポーラ部
１２では相対的に厚く、ＭＯＳ部１３、１４では相対的
に薄い。
導体装置では、第１の半導体層１１とこの第１の半導体
層１１上に積層されている第２の半導体層２１とで半導
体基体２２が構成されており、前記第１及び第２の半導
体層１１、２１同士の界面に拡散層１５、３３が形成さ
れており、前記拡散層１５、３３の厚さがバイポーラ部
１２では相対的に厚く、ＭＯＳ部１３、１４では相対的
に薄い。
【００１２】請求項２のＢｉＭＯＳ半導体装置では、前
記拡散層１５、３３の不純物濃度が前記バイポーラ部１
２よりも前記ＭＯＳ部１３、１４において低い。
記拡散層１５、３３の不純物濃度が前記バイポーラ部１
２よりも前記ＭＯＳ部１３、１４において低い。
【００１３】
【作用】請求項１のＢｉＭＯＳ半導体装置では、ＭＯＳ
部１３、１４における第１及び第２の半導体層１１、２
１同士の界面に拡散層３３が形成されているので、ポテ
ンシャル障壁が形成されてソフトエラー耐性が高いが、
この拡散層３３の厚さは相対的に薄いので、第２の半導
体層２１の厚さが薄くても、この拡散層３３とソース・
ドレイン３７との間でパンチスルーが生じにくい。
部１３、１４における第１及び第２の半導体層１１、２
１同士の界面に拡散層３３が形成されているので、ポテ
ンシャル障壁が形成されてソフトエラー耐性が高いが、
この拡散層３３の厚さは相対的に薄いので、第２の半導
体層２１の厚さが薄くても、この拡散層３３とソース・
ドレイン３７との間でパンチスルーが生じにくい。
【００１４】一方、バイポーラ部１２の拡散層１５の厚
さは相対的に厚く、しかも上述の様に第２の半導体層２
１の厚さを薄くすることができるので、この拡散層１５
を埋込みコレクタにすると、コレクタ直列抵抗を低減さ
せることができる。
さは相対的に厚く、しかも上述の様に第２の半導体層２
１の厚さを薄くすることができるので、この拡散層１５
を埋込みコレクタにすると、コレクタ直列抵抗を低減さ
せることができる。
【００１５】請求項２のＢｉＭＯＳ半導体装置では、拡
散層１５、３３の不純物濃度がバイポーラ部１２よりも
ＭＯＳ部１３、１４において低いが、この様にＭＯＳ部
１３、１４における拡散層３３の不純物濃度が低いと、
ＭＯＳ部１３、１４における拡散層３３の拡散が少な
い。
散層１５、３３の不純物濃度がバイポーラ部１２よりも
ＭＯＳ部１３、１４において低いが、この様にＭＯＳ部
１３、１４における拡散層３３の不純物濃度が低いと、
ＭＯＳ部１３、１４における拡散層３３の拡散が少な
い。
【００１６】
【実施例】以下、ＢｉＣＭＯＳ−ＳＲＡＭに適用した本
発明の一実施例を、図１、２を参照しながら説明する。
なお、図３、４に示した第１及び第２従来例と同一の構
成部分には、同一の符号を付してある。
発明の一実施例を、図１、２を参照しながら説明する。
なお、図３、４に示した第１及び第２従来例と同一の構
成部分には、同一の符号を付してある。
【００１７】図１が、本実施例を示しており、図２が、
その製造工程を示している。本実施例を製造するために
は、図２（ａ）に示す様に、Ｐ型のＳｉ基板１１上に
０．３〜０．５μｍ程度の膜厚のＳｉＯ2 膜２６をまず
成長させ、埋込み層１５に対応するパターンの開口２７
をＳｉＯ2 膜２６に形成する。そして、開口２７を介し
て、固層拡散かまたはイオン注入で、１×１０15〜１×
１０16ｃｍ-2程度のドーズ量でＳｂ３１をＳｉ基板１１
に導入する。
その製造工程を示している。本実施例を製造するために
は、図２（ａ）に示す様に、Ｐ型のＳｉ基板１１上に
０．３〜０．５μｍ程度の膜厚のＳｉＯ2 膜２６をまず
成長させ、埋込み層１５に対応するパターンの開口２７
をＳｉＯ2 膜２６に形成する。そして、開口２７を介し
て、固層拡散かまたはイオン注入で、１×１０15〜１×
１０16ｃｍ-2程度のドーズ量でＳｂ３１をＳｉ基板１１
に導入する。
【００１８】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
２６を除去してから、１×１０12〜１×１０13ｃｍ-2程
度のドーズ量でＰｈｏｓ３２をＳｉ基板１１の全面にイ
オン注入する。なお、Ｐｈｏｓ３２のイオン注入は、Ｓ
ｉＯ2 膜２６の成長前つまりＳｂ３１の導入前に行って
もよい。
２６を除去してから、１×１０12〜１×１０13ｃｍ-2程
度のドーズ量でＰｈｏｓ３２をＳｉ基板１１の全面にイ
オン注入する。なお、Ｐｈｏｓ３２のイオン注入は、Ｓ
ｉＯ2 膜２６の成長前つまりＳｂ３１の導入前に行って
もよい。
【００１９】その後、酸化性雰囲気中で熱処理を行っ
て、Ｓｉ基板１１の表面にＳｉＯ2 膜（図示せず）を形
成し、このＳｉＯ2 膜をウエットエッチングで除去す
る。これは、Ｐｈｏｓ３２のイオン注入で損傷を受けた
層をＳｉＯ2 膜にし、このＳｉＯ2 膜を除去することに
よって損傷層を除去すると共に、Ｐｈｏｓ３２を下方へ
拡散させるためである。
て、Ｓｉ基板１１の表面にＳｉＯ2 膜（図示せず）を形
成し、このＳｉＯ2 膜をウエットエッチングで除去す
る。これは、Ｐｈｏｓ３２のイオン注入で損傷を受けた
層をＳｉＯ2 膜にし、このＳｉＯ2 膜を除去することに
よって損傷層を除去すると共に、Ｐｈｏｓ３２を下方へ
拡散させるためである。
【００２０】次に、図２（ｃ）に示す様に、抵抗率が１
Ωｃｍ程度で厚さが１．０〜１．３μｍ程度であるＮ型
のエピタキシャル層２１をＳｉ基板１１上に成長させ、
Ｓｉ基板１１とエピタキシャル層２１とでＳｉ基体２２
を構成する。
Ωｃｍ程度で厚さが１．０〜１．３μｍ程度であるＮ型
のエピタキシャル層２１をＳｉ基板１１上に成長させ、
Ｓｉ基板１１とエピタキシャル層２１とでＳｉ基体２２
を構成する。
【００２１】この時、Ｓｂ３１が拡散して不純物濃度が
１×１０20ｃｍ-3程度であるＮ+ 型の埋込み層１５が形
成され、Ｐｈｏｓ３２が拡散して不純物濃度が１×１０
16〜１×１０18ｃｍ-3程度であるＮ型の埋込み層３３が
形成される。なお、Ｐｈｏｓ３２はＳｂ３１よりも拡散
係数が大きいが、既述の様に１×１０12〜１×１０13ｃ
ｍ-2程度とＰｈｏｓ３２のドーズ量が少なければ、埋込
み層３３の上方拡散は０．２μｍ程度に収まる。
１×１０20ｃｍ-3程度であるＮ+ 型の埋込み層１５が形
成され、Ｐｈｏｓ３２が拡散して不純物濃度が１×１０
16〜１×１０18ｃｍ-3程度であるＮ型の埋込み層３３が
形成される。なお、Ｐｈｏｓ３２はＳｂ３１よりも拡散
係数が大きいが、既述の様に１×１０12〜１×１０13ｃ
ｍ-2程度とＰｈｏｓ３２のドーズ量が少なければ、埋込
み層３３の上方拡散は０．２μｍ程度に収まる。
【００２２】次に、図２（ｄ）に示す様に、バイポーラ
部１２、ＰＭＯＳ部１３及びＮＭＯＳ部１４を囲む素子
分離用のＳｉＯ2 膜２４をＬＯＣＯＳ法でエピタキシャ
ル層２１の表面に形成する。その後、ボロン等をイオン
注入して、Ｐ型でリトログレード型のウェル２３をＮＭ
ＯＳ部１４に形成する。
部１２、ＰＭＯＳ部１３及びＮＭＯＳ部１４を囲む素子
分離用のＳｉＯ2 膜２４をＬＯＣＯＳ法でエピタキシャ
ル層２１の表面に形成する。その後、ボロン等をイオン
注入して、Ｐ型でリトログレード型のウェル２３をＮＭ
ＯＳ部１４に形成する。
【００２３】そして更に、投影飛程を２段階に設定して
高エネルギでボロンをイオン注入し、ＳｉＯ2 膜２４か
らエピタキシャル層２１及び埋込み層３３を貫通してＳ
ｉ基板１１にまで達する素子分離用のＰ型の拡散層２５
を形成して、この拡散層２５でバイポーラ部１２を囲
む。この時、埋込み層３３の不純物濃度が低く且つ厚さ
が薄いので、拡散層２５の形成に際して埋込み層３３が
補償され易く、拡散層２５が埋込み層３３を貫通し易
い。
高エネルギでボロンをイオン注入し、ＳｉＯ2 膜２４か
らエピタキシャル層２１及び埋込み層３３を貫通してＳ
ｉ基板１１にまで達する素子分離用のＰ型の拡散層２５
を形成して、この拡散層２５でバイポーラ部１２を囲
む。この時、埋込み層３３の不純物濃度が低く且つ厚さ
が薄いので、拡散層２５の形成に際して埋込み層３３が
補償され易く、拡散層２５が埋込み層３３を貫通し易
い。
【００２４】次に、図１に示した様に、コレクタ電極取
出し領域であるＮ型の拡散層３４等をバイポーラ部１２
に形成して、バイポーラトランジスタ３５を作成する。
また、ソース・ドレインであるＰ+ 型の拡散層３６やＮ
+ 型の拡散層３７等をＰＭＯＳ部１３とＮＭＯＳ部１４
とに形成して、ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４２とを作成する。
出し領域であるＮ型の拡散層３４等をバイポーラ部１２
に形成して、バイポーラトランジスタ３５を作成する。
また、ソース・ドレインであるＰ+ 型の拡散層３６やＮ
+ 型の拡散層３７等をＰＭＯＳ部１３とＮＭＯＳ部１４
とに形成して、ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４２とを作成する。
【００２５】以上の様な本実施例では、ＳＲＡＭのメモ
リセルを構成するＮＭＯＳ部１４に埋込み層３３が設け
られているので、不純物濃度が低いために埋込み層３３
が空乏化していたとしても、ポテンシャル障壁は形成さ
れている。このため、α線によってＳｉ基板１１で発生
した電子・正孔対のうちの電子がメモリセルの記憶ノー
ドに到達しにくく、ソフトエラー耐性が高い。
リセルを構成するＮＭＯＳ部１４に埋込み層３３が設け
られているので、不純物濃度が低いために埋込み層３３
が空乏化していたとしても、ポテンシャル障壁は形成さ
れている。このため、α線によってＳｉ基板１１で発生
した電子・正孔対のうちの電子がメモリセルの記憶ノー
ドに到達しにくく、ソフトエラー耐性が高い。
【００２６】しかも、埋込み層３３はＳｉ基板１１の全
面にＰｈｏｓ３２をイオン注入することによって形成し
ているので、この埋込み層３３を形成しても、マスク工
程は増加していない。
面にＰｈｏｓ３２をイオン注入することによって形成し
ているので、この埋込み層３３を形成しても、マスク工
程は増加していない。
【００２７】なお、埋込み層３３の厚さを埋込み層１５
よりも薄くするために、本実施例では埋込み層３３の不
純物濃度を埋込み層１５よりも低くしているが、埋込み
層１５よりも埋込み層３３で拡散係数の小さな不純物を
用いることによって、埋込み層３３の厚さを埋込み層１
５より薄くしてもよい。
よりも薄くするために、本実施例では埋込み層３３の不
純物濃度を埋込み層１５よりも低くしているが、埋込み
層１５よりも埋込み層３３で拡散係数の小さな不純物を
用いることによって、埋込み層３３の厚さを埋込み層１
５より薄くしてもよい。
【００２８】また、本実施例ではウェル２３と埋込み層
３３とが互いに逆導電型であるが、同一導電型でも不純
物の濃度差があればある程度のポテンシャル障壁が形成
されるので、ウェル２３と埋込み層３３とが必ずしも互
いに逆導電型である必要はない。
３３とが互いに逆導電型であるが、同一導電型でも不純
物の濃度差があればある程度のポテンシャル障壁が形成
されるので、ウェル２３と埋込み層３３とが必ずしも互
いに逆導電型である必要はない。
【００２９】
【発明の効果】請求項１のＢｉＭＯＳ半導体装置では、
バイポーラ部のコレクタ直列抵抗を低減させることがで
きるので、性能を高めることができるにも拘らず、ＭＯ
Ｓ部における第１及び第２の半導体層同士の界面の拡散
層とソース・ドレインとの間でパンチスルーが生じにく
く且つソフトエラー耐性が高いので、信頼性も高い。
バイポーラ部のコレクタ直列抵抗を低減させることがで
きるので、性能を高めることができるにも拘らず、ＭＯ
Ｓ部における第１及び第２の半導体層同士の界面の拡散
層とソース・ドレインとの間でパンチスルーが生じにく
く且つソフトエラー耐性が高いので、信頼性も高い。
【００３０】請求項２のＢｉＭＯＳ半導体装置では、Ｍ
ＯＳ部における第１及び第２の半導体層同士の界面の拡
散層の拡散が少ないので、拡散層の厚さがバイポーラ部
では相対的に厚く、ＭＯＳ部では相対的に薄い請求項１
のＢｉＭＯＳ半導体装置を容易に作成することができ
る。
ＯＳ部における第１及び第２の半導体層同士の界面の拡
散層の拡散が少ないので、拡散層の厚さがバイポーラ部
では相対的に厚く、ＭＯＳ部では相対的に薄い請求項１
のＢｉＭＯＳ半導体装置を容易に作成することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例の側断面図である。
【図２】本発明の一実施例の製造工程を順次に示す側断
面図である。
面図である。
【図３】本発明の第１従来例の側断面図である。
【図４】本発明の第２従来例の側断面図である。
１１ Ｓｉ基板 １２ バイポーラ部 １３ ＰＭＯＳ部 １４ ＮＭＯＳ部 １５ 埋込み層 ２１ エピタキシャル層 ２２ Ｓｉ基体 ３３ 埋込み層
Claims (2)
- 【請求項１】 第１の半導体層とこの第１の半導体層上
に積層されている第２の半導体層とで半導体基体が構成
されており、 前記第１及び第２の半導体層同士の界面に拡散層が形成
されており、 前記拡散層の厚さがバイポーラ部では相対的に厚く、Ｍ
ＯＳ部では相対的に薄いＢｉＭＯＳ半導体装置。 - 【請求項２】 前記拡散層の不純物濃度が前記バイポー
ラ部よりも前記ＭＯＳ部において低い請求項１記載のＢ
ｉＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11086492A JPH05283624A (ja) | 1992-04-03 | 1992-04-03 | ＢｉＭＯＳ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11086492A JPH05283624A (ja) | 1992-04-03 | 1992-04-03 | ＢｉＭＯＳ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283624A true JPH05283624A (ja) | 1993-10-29 |
Family
ID=14546621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11086492A Pending JPH05283624A (ja) | 1992-04-03 | 1992-04-03 | ＢｉＭＯＳ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202050A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-04-03 JP JP11086492A patent/JPH05283624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202050A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
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