JPH0720207A - Ｒａｍ内蔵ｌｓｉ - Google Patents
Ｒａｍ内蔵ｌｓｉInfo
- Publication number
- JPH0720207A JPH0720207A JP5152554A JP15255493A JPH0720207A JP H0720207 A JPH0720207 A JP H0720207A JP 5152554 A JP5152554 A JP 5152554A JP 15255493 A JP15255493 A JP 15255493A JP H0720207 A JPH0720207 A JP H0720207A
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- JP
- Japan
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- ram
- write
- read
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- transistor
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims description 6
- 238000011990 functional testing Methods 0.000 abstract description 7
- 210000004027 cell Anatomy 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】ＲＡＭ周辺の論理回路の機能テストを容易にし
たＲＡＭ内蔵ＬＳＩを提供する。 【構成】書込時、Ｒ／Ｗ信号により書込命令が、また書
込データ線により書込データが、リードライト制御回路
２に入力される。これらの信号によりトランジスタＱ1
にローレベル、トランジスタＱ2 にハイレベルが出力さ
れたとする。このとき、トランジスタＱ1 のコレクタ電
流は、センスアンプ１から供給される。この電流はセン
スアンプ１で増幅され読出データとして出力される。つ
まり書込データが読出データとして出力される。
たＲＡＭ内蔵ＬＳＩを提供する。 【構成】書込時、Ｒ／Ｗ信号により書込命令が、また書
込データ線により書込データが、リードライト制御回路
２に入力される。これらの信号によりトランジスタＱ1
にローレベル、トランジスタＱ2 にハイレベルが出力さ
れたとする。このとき、トランジスタＱ1 のコレクタ電
流は、センスアンプ１から供給される。この電流はセン
スアンプ１で増幅され読出データとして出力される。つ
まり書込データが読出データとして出力される。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ内蔵ＬＳＩに関す
る。
る。
【０００２】
【従来の技術】ＬＳＩの機能テストを行う場合は、通常
自動発生させた機能テストパターンを用いる。しかし、
ＲＡＭ内蔵ＬＳＩにおいては、ＲＡＭの大容量化と周辺
論理回路の集積度向上にともない、特にＲＡＭに関係す
るアドレス信号や書込信号の制御が複雑になり、制御部
分の故障検出のための活性化が極めて複雑になってい
る。
自動発生させた機能テストパターンを用いる。しかし、
ＲＡＭ内蔵ＬＳＩにおいては、ＲＡＭの大容量化と周辺
論理回路の集積度向上にともない、特にＲＡＭに関係す
るアドレス信号や書込信号の制御が複雑になり、制御部
分の故障検出のための活性化が極めて複雑になってい
る。
【０００３】このため、従来、特開昭６３−２３７３０
０号公報に開示されているような方法が採用されてい
る。このテスト容易化方式は、ＲＡＭ内蔵ＬＳＩにおい
て、外部信号に応答してＲＡＭに供給されるアドレスを
特定番地に固定するアドレス固定手段を設け、ＲＡＭの
前段に設けられた論理回路の出力信号であるＲＡＭへの
書込データを、アドレス固定手段により固定された特定
アドレスに書込み、さらにこのデータを読み出すことで
ＲＡＭ後段の論理回路への入力データとして、ＲＡＭを
あたかもレジスタのように見做すことによって故障検出
のための活性化を容易にするものである。
０号公報に開示されているような方法が採用されてい
る。このテスト容易化方式は、ＲＡＭ内蔵ＬＳＩにおい
て、外部信号に応答してＲＡＭに供給されるアドレスを
特定番地に固定するアドレス固定手段を設け、ＲＡＭの
前段に設けられた論理回路の出力信号であるＲＡＭへの
書込データを、アドレス固定手段により固定された特定
アドレスに書込み、さらにこのデータを読み出すことで
ＲＡＭ後段の論理回路への入力データとして、ＲＡＭを
あたかもレジスタのように見做すことによって故障検出
のための活性化を容易にするものである。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来のＲＡＭ内蔵ＬＳＩでは、テスト容易化のために、専
用ハードウェアの増加や、そのための回路遅延時間が大
きくなる等の欠点がある。
来のＲＡＭ内蔵ＬＳＩでは、テスト容易化のために、専
用ハードウェアの増加や、そのための回路遅延時間が大
きくなる等の欠点がある。
【０００５】
【課題を解決するための手段】本発明のＲＡＭ内蔵ＬＳ
Ｉは、ＲＡＭへの書込時に、ディジット線からメモリセ
ルに印加される書込データ信号を、記憶データ読み出し
用のセンスアンプを通して前記ＲＡＭの読見出データと
して出力する回路を有するＲＡＭを含むことを特徴とす
る。
Ｉは、ＲＡＭへの書込時に、ディジット線からメモリセ
ルに印加される書込データ信号を、記憶データ読み出し
用のセンスアンプを通して前記ＲＡＭの読見出データと
して出力する回路を有するＲＡＭを含むことを特徴とす
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のＲＡＭ部分のブロッ
ク図である。
る。図１は本発明の第１の実施例のＲＡＭ部分のブロッ
ク図である。
【０００７】ＲＡＭの読み出し時の動作は従来のＲＡＭ
と同様であり、Ｒ／Ｗ信号を入力したリードライト制御
回路２は、トランジスタＱ1 ，Ｑ2 にリードモードのレ
ベルを出力する。このレベルは記憶セル４内の、データ
を保持している２つのトランジスタＱ9 ，Ｑ10の両コレ
クタの中間のレベルである。
と同様であり、Ｒ／Ｗ信号を入力したリードライト制御
回路２は、トランジスタＱ1 ，Ｑ2 にリードモードのレ
ベルを出力する。このレベルは記憶セル４内の、データ
を保持している２つのトランジスタＱ9 ，Ｑ10の両コレ
クタの中間のレベルである。
【０００８】今、トランジスタＱ9 がオン、トランジス
タＱ10がオフとすると、電流はワードトップからトラン
ジスタＱ9 ，ディジット線６−１，ディジット選択回路
３を通って定電流源５−１に流れ込む。一方、定電流源
５−２にはトランジスタＱ2，ディジット線６−２を通
してセンスアンプ１から流れ込む。この電流をセンスア
ンプ１で増幅し、リードデータとして出力する。
タＱ10がオフとすると、電流はワードトップからトラン
ジスタＱ9 ，ディジット線６−１，ディジット選択回路
３を通って定電流源５−１に流れ込む。一方、定電流源
５−２にはトランジスタＱ2，ディジット線６−２を通
してセンスアンプ１から流れ込む。この電流をセンスア
ンプ１で増幅し、リードデータとして出力する。
【０００９】書込時は、Ｒ／Ｗ信号により書込命令が、
また書込データ線により書込データがそれぞれリードラ
イト制御回路２に入力される。これらの信号により、ト
ランジスタＱ1 のベースにライトのハイレベル、トラン
ジスタＱ2 のベースにライトのロウレベルが出力される
とする。ライトのローレベルとは、記憶セル４内のトラ
ンジスタＱ9 ，Ｑ10のコレクタレベルの低い方のレベル
よりさらに低いレベルである。また、ライトのハイレベ
ルとは、トランジスタＱ9 ，Ｑ10のコレクタレベルの高
い方のレベルよりさらに高いレベルである。
また書込データ線により書込データがそれぞれリードラ
イト制御回路２に入力される。これらの信号により、ト
ランジスタＱ1 のベースにライトのハイレベル、トラン
ジスタＱ2 のベースにライトのロウレベルが出力される
とする。ライトのローレベルとは、記憶セル４内のトラ
ンジスタＱ9 ，Ｑ10のコレクタレベルの低い方のレベル
よりさらに低いレベルである。また、ライトのハイレベ
ルとは、トランジスタＱ9 ，Ｑ10のコレクタレベルの高
い方のレベルよりさらに高いレベルである。
【００１０】このとき、トランジスタＱ9 がオン、トラ
ンジスタＱ10がオフとなるから、トランジスタＱ1 のベ
ースはトランジスタＱ9 のベースより高電位になるた
め、ディジット線６−１へは、トランジスタＱ１から電
流が供給され、トランジスタＱ9 のコレクタ電流は流れ
なくなり、トランジスタＱ9 はオフになる。又、トラン
ジスタＱ10のベース電位は、トランジスタＱ2 のベース
電位より高くなるため、トランジスタＱ10に電流が流れ
はじめ、トランジスタＱ10はオンになる。
ンジスタＱ10がオフとなるから、トランジスタＱ1 のベ
ースはトランジスタＱ9 のベースより高電位になるた
め、ディジット線６−１へは、トランジスタＱ１から電
流が供給され、トランジスタＱ9 のコレクタ電流は流れ
なくなり、トランジスタＱ9 はオフになる。又、トラン
ジスタＱ10のベース電位は、トランジスタＱ2 のベース
電位より高くなるため、トランジスタＱ10に電流が流れ
はじめ、トランジスタＱ10はオンになる。
【００１１】このようにして書込動作が行なわれるが、
このとき、トランジスタＱ1 のコレクタ電流は、センス
アンプ１から供給される。この電流はセンスアンプ１で
増幅あれ、読出データとして出力される。つまり、書込
データが読出データとして出力される。同一ＬＳＩ内の
ＲＡＭ以外の論理回路の機能テストを行なう時、このＲ
ＡＭを常に書込み状態にしておくと、書込みデータがそ
のまま読出データとして出力され、あたかもＲＡＭがな
いようにして論理回路部の機能テストを行なうことがで
きる。
このとき、トランジスタＱ1 のコレクタ電流は、センス
アンプ１から供給される。この電流はセンスアンプ１で
増幅あれ、読出データとして出力される。つまり、書込
データが読出データとして出力される。同一ＬＳＩ内の
ＲＡＭ以外の論理回路の機能テストを行なう時、このＲ
ＡＭを常に書込み状態にしておくと、書込みデータがそ
のまま読出データとして出力され、あたかもＲＡＭがな
いようにして論理回路部の機能テストを行なうことがで
きる。
【００１２】図２は、本発明の第２の実施例のＲＡＭ部
分のブロック図である。第１の実施例との違いは、リー
ドライト制御回路２０にテストモードを表すＴＳＴ信号
が入力される点である。ＬＳＩの論理回路の機能テスト
時、このＴＳＴ信号を入力させると、Ｒ／Ｗ信号の状
態、つまり書込み、読出し動作によらず、ＲＡＭが常に
書込み状態になり、書込データ信号が読出データとして
出力される。
分のブロック図である。第１の実施例との違いは、リー
ドライト制御回路２０にテストモードを表すＴＳＴ信号
が入力される点である。ＬＳＩの論理回路の機能テスト
時、このＴＳＴ信号を入力させると、Ｒ／Ｗ信号の状
態、つまり書込み、読出し動作によらず、ＲＡＭが常に
書込み状態になり、書込データ信号が読出データとして
出力される。
【００１３】図３は本発明の第３の実施例のＲＡＭ部分
のブロック図である。ＲＡＭの通常動作時には、ＴＳＴ
信号およびＴＳＴ′信号はローレベルである。これによ
り、読出動作、書込動作は第１の実施例および第２の実
施例と同様になる。
のブロック図である。ＲＡＭの通常動作時には、ＴＳＴ
信号およびＴＳＴ′信号はローレベルである。これによ
り、読出動作、書込動作は第１の実施例および第２の実
施例と同様になる。
【００１４】次にテスト時には、ＴＳＴ信号およびＴＳ
Ｔ′信号をハイレベルにする。リードライト制御回路
２，センスアンプ１の動作は、書込時と同様である。こ
のときトランジスタＱ3 ，Ｑ4 はオフになり、記憶セル
４はリードライト制御回路２およびセンスアンプ１から
電気的に切り離されるが、トランジスタＱ5 ，Ｑ8 がオ
ンになり、リードライト制御回路２，センスアンプ１は
記憶セル４ディジット線６−１，６−２が接続されてい
るのと同様の動作となる。この結果、記憶セル４に記憶
されている内容を書き換えることなく、書込データをセ
ンスアンプ１を通して読出データとして出力させること
ができる。
Ｔ′信号をハイレベルにする。リードライト制御回路
２，センスアンプ１の動作は、書込時と同様である。こ
のときトランジスタＱ3 ，Ｑ4 はオフになり、記憶セル
４はリードライト制御回路２およびセンスアンプ１から
電気的に切り離されるが、トランジスタＱ5 ，Ｑ8 がオ
ンになり、リードライト制御回路２，センスアンプ１は
記憶セル４ディジット線６−１，６−２が接続されてい
るのと同様の動作となる。この結果、記憶セル４に記憶
されている内容を書き換えることなく、書込データをセ
ンスアンプ１を通して読出データとして出力させること
ができる。
【００１５】
【発明の効果】以上説明したように本発明は、ＬＳＩに
内蔵されたＲＡＭのリードライト制御回路を書込時また
はテスト時に、書込データを読出データとしてそのまま
出力させる機能を設けることにより、大幅なハードウェ
アの追加なしに、ＬＳＩ内論理回路の機能テストを容易
に行なうことができるという効果を有する。
内蔵されたＲＡＭのリードライト制御回路を書込時また
はテスト時に、書込データを読出データとしてそのまま
出力させる機能を設けることにより、大幅なハードウェ
アの追加なしに、ＬＳＩ内論理回路の機能テストを容易
に行なうことができるという効果を有する。
【図１】本発明は第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第３の実施例のブロック図である。
１ センスアンプ ２ リードライト制御回路 ３−１，３−２ ディジット選択回路 ４ 記憶セル ５−１，５−２ 定電流源 ６−１，６−２ ディジット線 Ｑ1 〜Ｑ10 トランジスタ
Claims (3)
- 【請求項１】 ＲＡＭへの書込時に、ディジット線から
メモリセルに印加される書込データ信号を、記憶データ
読み出し用のセンスアンプを通して前記ＲＡＭの読出デ
ータとして出力する回路を有するＲＡＭを含むことを特
徴とするＲＡＭ内蔵ＬＳＩ。 - 【請求項２】 前記回路の動作を制御するテストモード
信号を有することを特徴とする請求項１記載のＲＡＭ内
蔵ＬＳＩ。 - 【請求項３】 前記回路の動作時に、ＲＡＭに記憶され
ている内容を保護する回路を有することを特徴とする請
求項２記載のＲＡＭ内蔵ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152554A JPH0720207A (ja) | 1993-06-24 | 1993-06-24 | Ｒａｍ内蔵ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152554A JPH0720207A (ja) | 1993-06-24 | 1993-06-24 | Ｒａｍ内蔵ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720207A true JPH0720207A (ja) | 1995-01-24 |
Family
ID=15543010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152554A Pending JPH0720207A (ja) | 1993-06-24 | 1993-06-24 | Ｒａｍ内蔵ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720207A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
-
1993
- 1993-06-24 JP JP5152554A patent/JPH0720207A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960402 |