JPH0720209A - 貫通電流防止機能付き集積回路 - Google Patents
貫通電流防止機能付き集積回路Info
- Publication number
- JPH0720209A JPH0720209A JP5165602A JP16560293A JPH0720209A JP H0720209 A JPH0720209 A JP H0720209A JP 5165602 A JP5165602 A JP 5165602A JP 16560293 A JP16560293 A JP 16560293A JP H0720209 A JPH0720209 A JP H0720209A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- control signal
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は動作時に貫通電流が流れる貫通回路
を有する集積回路に関し、このような集積回路の電源シ
ョート試験を可能にすることを目的とする。 【構成】 動作時に貫通電流が流れる貫通回路部１を少
なくとも一個有する集積回路において、遮断制御信号に
応じて貫通回路部１に貫通電流が流れないように遮断す
る貫通電流遮断手段２と、この集積回路に遮断制御信号
を外部より供給するための遮断制御信号端子３とを備
え、外部から貫通電流が流れない状態を実現できるよう
に構成する。
を有する集積回路に関し、このような集積回路の電源シ
ョート試験を可能にすることを目的とする。 【構成】 動作時に貫通電流が流れる貫通回路部１を少
なくとも一個有する集積回路において、遮断制御信号に
応じて貫通回路部１に貫通電流が流れないように遮断す
る貫通電流遮断手段２と、この集積回路に遮断制御信号
を外部より供給するための遮断制御信号端子３とを備
え、外部から貫通電流が流れない状態を実現できるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路やオ
ペアンプ回路等の動作時に貫通電流の流れる回路部分を
有する集積回路に関し、電源ショート等の所定の試験が
行えるように試験時には貫通電流を防止できるようにし
た集積回路に関する。
ペアンプ回路等の動作時に貫通電流の流れる回路部分を
有する集積回路に関し、電源ショート等の所定の試験が
行えるように試験時には貫通電流を防止できるようにし
た集積回路に関する。
【０００２】
【従来の技術】近年の集積回路においては、ＣＭＯＳ技
術を使用することにより消費電力の低減が図られてお
り、貫通電流も低減されている。しかしその一方、高速
化及び高集積化が図られており、更に一個の集積回路に
各種の機能を持たせる高機能化も図られている。そのた
め、回路内に基準電圧発生回路、オペアンプ回路、レベ
ル変換回路等の常時貫通電流が流れる回路が使用された
り、入力信号端子を抵抗を介して電源電圧又はアースに
接続するプルアップ回路及びプルダウン回路を使用する
ことで高速化を図っている。本発明はこのような貫通電
流が流れる回路部分を有する集積回路に関する。
術を使用することにより消費電力の低減が図られてお
り、貫通電流も低減されている。しかしその一方、高速
化及び高集積化が図られており、更に一個の集積回路に
各種の機能を持たせる高機能化も図られている。そのた
め、回路内に基準電圧発生回路、オペアンプ回路、レベ
ル変換回路等の常時貫通電流が流れる回路が使用された
り、入力信号端子を抵抗を介して電源電圧又はアースに
接続するプルアップ回路及びプルダウン回路を使用する
ことで高速化を図っている。本発明はこのような貫通電
流が流れる回路部分を有する集積回路に関する。
【０００３】図６は貫通電流を生じる従来の回路の例で
あり、（１）はプルアップ機能付き回路であり、（２）
はオペアンプ回路であり、（３）はレベルシフト回路で
ある。図６の（１）の回路は、ＰＮＰ型トランジスタ３
０１とＮＰＮ型トランジスタ３０２で構成されるインバ
ータの入力をプルアップするための抵抗３０３を有する
回路であり、入力が「低（Ｌｏｗ）」の時には「高（Ｈ
ｉｇｈ）」の出力が得られ、入力が「高」の時には
「低」の出力が得られる。プルアップ用抵抗３０３は、
入力信号の駆動能力が小さい場合でも高速動作を可能に
するためのものであるが、入力が「低」の時には正の電
源線ＶＤＤから入力に貫通電流が流れる。図６の（２）
の回路はオペアンプ回路であり、二個の入力信号の高低
に応じた出力信号が得られるが、入力信号の印加される
ＮＰＮ型トランジスタ３０６と３０７の一方はかならず
オン状態であり、オン状態である方のトランジスタを含
む経路を通って貫通電流が流れる。図６の（３）の回路
は入力信号の電圧レベルを変換する回路であり、この回
路にも（１）のプルアップ回路と同様の理由で貫通電流
が流れる。
あり、（１）はプルアップ機能付き回路であり、（２）
はオペアンプ回路であり、（３）はレベルシフト回路で
ある。図６の（１）の回路は、ＰＮＰ型トランジスタ３
０１とＮＰＮ型トランジスタ３０２で構成されるインバ
ータの入力をプルアップするための抵抗３０３を有する
回路であり、入力が「低（Ｌｏｗ）」の時には「高（Ｈ
ｉｇｈ）」の出力が得られ、入力が「高」の時には
「低」の出力が得られる。プルアップ用抵抗３０３は、
入力信号の駆動能力が小さい場合でも高速動作を可能に
するためのものであるが、入力が「低」の時には正の電
源線ＶＤＤから入力に貫通電流が流れる。図６の（２）
の回路はオペアンプ回路であり、二個の入力信号の高低
に応じた出力信号が得られるが、入力信号の印加される
ＮＰＮ型トランジスタ３０６と３０７の一方はかならず
オン状態であり、オン状態である方のトランジスタを含
む経路を通って貫通電流が流れる。図６の（３）の回路
は入力信号の電圧レベルを変換する回路であり、この回
路にも（１）のプルアップ回路と同様の理由で貫通電流
が流れる。
【０００４】集積回路の製造時には、製造された製品に
対して所定の試験を行うことが製品仕様上定められてい
る。このような試験に電源線とアース（ＧＮＤ）線の配
線ショートを検出する電源ショート試験がある。この試
験は電源端子とグランド端子間の貫通電流の有無を測定
する試験であり、貫通電流が検出された場合には不良と
判定される。
対して所定の試験を行うことが製品仕様上定められてい
る。このような試験に電源線とアース（ＧＮＤ）線の配
線ショートを検出する電源ショート試験がある。この試
験は電源端子とグランド端子間の貫通電流の有無を測定
する試験であり、貫通電流が検出された場合には不良と
判定される。
【０００５】
【発明が解決しようとする課題】しかし上記のような貫
通電流が流れる回路部分を有する集積回路にこのような
電源ショート試験を行った場合には、当然貫通電流が流
れることになり、すべての製品が不良と判定されてしま
う。そのため、このような場合には電源ショート試験を
省略して他の試験のみを行っており、信頼性試験が不十
分であるという問題があった。
通電流が流れる回路部分を有する集積回路にこのような
電源ショート試験を行った場合には、当然貫通電流が流
れることになり、すべての製品が不良と判定されてしま
う。そのため、このような場合には電源ショート試験を
省略して他の試験のみを行っており、信頼性試験が不十
分であるという問題があった。
【０００６】本発明はこのような問題点に鑑みてなされ
たものであり、貫通電流が流れる回路部分を有する場合
でも電源ショート試験が行えるような貫通電流防止機能
付き集積回路の実現を目的とする。
たものであり、貫通電流が流れる回路部分を有する場合
でも電源ショート試験が行えるような貫通電流防止機能
付き集積回路の実現を目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理構成
図である。なお図においては、同様の機能を有する部分
には共通に同一の参照番号を付して表すこととする。図
１に示すように、本発明の貫通電流防止機能付き集積回
路は、動作時に貫通電流が流れる貫通回路部１を少なく
とも一個有する集積回路において、遮断制御信号に応じ
て貫通回路部１に貫通電流が流れないように遮断する貫
通電流遮断手段２と、この集積回路に遮断制御信号を外
部より供給するための遮断制御信号端子３とを備えるこ
とを特徴とする。
図である。なお図においては、同様の機能を有する部分
には共通に同一の参照番号を付して表すこととする。図
１に示すように、本発明の貫通電流防止機能付き集積回
路は、動作時に貫通電流が流れる貫通回路部１を少なく
とも一個有する集積回路において、遮断制御信号に応じ
て貫通回路部１に貫通電流が流れないように遮断する貫
通電流遮断手段２と、この集積回路に遮断制御信号を外
部より供給するための遮断制御信号端子３とを備えるこ
とを特徴とする。
【０００８】
【作用】本発明の貫通電流防止機能付き集積回路に対し
て電源ショート試験を行う場合には、外部から遮断制御
信号端子３に遮断制御信号を与えることにより、貫通電
流遮断手段２が動作して貫通回路部１に貫通電流が流れ
るのを停止させるため、本来の機能に起因する貫通電流
を検出することがなくなるため、電源ショート試験を行
うことが可能になる。電源ショート試験は貫通電流遮断
手段２が動作して貫通回路部１に貫通電流が流れない状
態にしても行える。
て電源ショート試験を行う場合には、外部から遮断制御
信号端子３に遮断制御信号を与えることにより、貫通電
流遮断手段２が動作して貫通回路部１に貫通電流が流れ
るのを停止させるため、本来の機能に起因する貫通電流
を検出することがなくなるため、電源ショート試験を行
うことが可能になる。電源ショート試験は貫通電流遮断
手段２が動作して貫通回路部１に貫通電流が流れない状
態にしても行える。
【０００９】
【実施例】図２は本発明を入力信号をプルアップ及びプ
ルダウンする機能を有する大規模集積回路（ＬＳＩ）に
適用した第１実施例の構成を示す図であり、貫通電流が
流れる貫通回路部のみを示してある。図２において、参
照番号３は貫通電流が流れないように制御する遮断制御
信号を外部より入力する信号端子であり、動作時には
「低」の信号が入力されるが、電源ショート試験時には
「高」の信号が入力される。１１はプルアップされる信
号が入力される入力信号端子であり、１２はプルダウン
される信号が入力される入力信号端子である。６と７は
直列に接続された第一インバータゲートと第二インバー
タゲートであり、遮断制御信号が入力される。８は正側
の電源線ＶＤＤと負側の電源（アース）線ＶＳＳの間に
直列に接続されたＰＮＰ型トランジスタ２０２とＮＰＮ
型トランジスタ２０３で構成されるインバータ回路であ
り、入力は入力信号端子１１に接続される。この入力と
正側の電源線ＶＤＤの間にはＰＮＰ型トランジスタ２０
１が接続され、ＰＮＰ型トランジスタ２０１のゲート電
極には第二インバータゲート７の出力が印加される。９
もインバータ回路８と同様のインバータ回路であるが、
入力は入力信号端子１２に接続され、入力と正側の電源
線ＶＤＤの間にはＮＰＮ型トランジスタ２０４が接続さ
れ、ＮＰＮ型トランジスタ２０４のゲート電極には第一
インバータゲート６の出力が印加される。ＰＮＰ型トラ
ンジスタ２０１とＮＰＮ型トランジスタ２０４は、遮断
制御信号が「低」状態の時には共にオン状態になり、抵
抗と同様の働きをして入力信号をプルアップ又はプルダ
ウンするが、遮断制御信号が「高」状態の時には共にオ
フ状態になり、このトランジスタ２０１と２０４を介し
て貫通電流が流れるのを防止する。
ルダウンする機能を有する大規模集積回路（ＬＳＩ）に
適用した第１実施例の構成を示す図であり、貫通電流が
流れる貫通回路部のみを示してある。図２において、参
照番号３は貫通電流が流れないように制御する遮断制御
信号を外部より入力する信号端子であり、動作時には
「低」の信号が入力されるが、電源ショート試験時には
「高」の信号が入力される。１１はプルアップされる信
号が入力される入力信号端子であり、１２はプルダウン
される信号が入力される入力信号端子である。６と７は
直列に接続された第一インバータゲートと第二インバー
タゲートであり、遮断制御信号が入力される。８は正側
の電源線ＶＤＤと負側の電源（アース）線ＶＳＳの間に
直列に接続されたＰＮＰ型トランジスタ２０２とＮＰＮ
型トランジスタ２０３で構成されるインバータ回路であ
り、入力は入力信号端子１１に接続される。この入力と
正側の電源線ＶＤＤの間にはＰＮＰ型トランジスタ２０
１が接続され、ＰＮＰ型トランジスタ２０１のゲート電
極には第二インバータゲート７の出力が印加される。９
もインバータ回路８と同様のインバータ回路であるが、
入力は入力信号端子１２に接続され、入力と正側の電源
線ＶＤＤの間にはＮＰＮ型トランジスタ２０４が接続さ
れ、ＮＰＮ型トランジスタ２０４のゲート電極には第一
インバータゲート６の出力が印加される。ＰＮＰ型トラ
ンジスタ２０１とＮＰＮ型トランジスタ２０４は、遮断
制御信号が「低」状態の時には共にオン状態になり、抵
抗と同様の働きをして入力信号をプルアップ又はプルダ
ウンするが、遮断制御信号が「高」状態の時には共にオ
フ状態になり、このトランジスタ２０１と２０４を介し
て貫通電流が流れるのを防止する。
【００１０】以上のように、第１実施例においては、プ
ルアップ抵抗及びプルダウン抵抗をトランジスタに置き
換え、通常の動作時にはこれらの抵抗をオン状態にして
抵抗と同様の働きをさせるが、電源ショート試験時には
外部からの信号でオフ状態にすることにより貫通電流を
防止している。これにより電源ショート試験が可能にな
る。
ルアップ抵抗及びプルダウン抵抗をトランジスタに置き
換え、通常の動作時にはこれらの抵抗をオン状態にして
抵抗と同様の働きをさせるが、電源ショート試験時には
外部からの信号でオフ状態にすることにより貫通電流を
防止している。これにより電源ショート試験が可能にな
る。
【００１１】図３は本発明をオペアンプ回路、基準電圧
発生回路、及び信号レベル変換回路を有するＬＳＩに本
発明を適用した第２実施例の構成を示す図である。図３
において、１３はオペアンプ回路であり、その詳しい構
成と動作はよく知られているのでここでは説明を省略す
るが、負側の電源線ＶＳＳとの間にゲートが第二インバ
ータ７に接続されたＮＰＮ型トランジスタ２１５が接続
されており、第二インバータ７の出力を「低」状態、す
なわち遮断制御信号を「低」状態にすることにより、オ
フ状態にすることができる。これにより外部からの信号
で貫通電流が流れない状態が実現できる。
発生回路、及び信号レベル変換回路を有するＬＳＩに本
発明を適用した第２実施例の構成を示す図である。図３
において、１３はオペアンプ回路であり、その詳しい構
成と動作はよく知られているのでここでは説明を省略す
るが、負側の電源線ＶＳＳとの間にゲートが第二インバ
ータ７に接続されたＮＰＮ型トランジスタ２１５が接続
されており、第二インバータ７の出力を「低」状態、す
なわち遮断制御信号を「低」状態にすることにより、オ
フ状態にすることができる。これにより外部からの信号
で貫通電流が流れない状態が実現できる。
【００１２】１４もオペアンプ回路であり、正側の電源
線ＶＤＤとの間にＰＮＰ型トランジスタ２２１があり、
同様に遮断制御信号を「低」状態にすることにより、オ
フ状態にすることができ、貫通電流が流れない状態にで
きる。１５は電圧レベル変換回路であり、入力信号の電
圧レベルを変換する。この回路にも負側の電源線ＶＳＳ
との間にゲートが第二インバータ７に接続されたＮＰＮ
型トランジスタ２３５が接続されており、遮断制御信号
を「低」状態にすることにより、貫通電流が流れない状
態が実現できる。
線ＶＤＤとの間にＰＮＰ型トランジスタ２２１があり、
同様に遮断制御信号を「低」状態にすることにより、オ
フ状態にすることができ、貫通電流が流れない状態にで
きる。１５は電圧レベル変換回路であり、入力信号の電
圧レベルを変換する。この回路にも負側の電源線ＶＳＳ
との間にゲートが第二インバータ７に接続されたＮＰＮ
型トランジスタ２３５が接続されており、遮断制御信号
を「低」状態にすることにより、貫通電流が流れない状
態が実現できる。
【００１３】１６は基準電圧発生回路であり、同様に負
側の電源線ＶＳＳとの間にゲートが第二インバータ７に
接続されたＮＰＮ型トランジスタ２４５が接続されてお
り、遮断制御信号を「低」状態にすることにより、貫通
電流が流れない状態が実現できる。図３の第２実施例の
回路では、遮断制御信号を「低」状態にすることにより
貫通電流が流れない状態になったが、逆に遮断制御信号
を「高」状態にすることにより貫通電流が流れない状態
にすることもできる。第３実施例は遮断制御信号を
「高」状態にすることにより貫通電流が流れない状態に
する例であり、その構成を図４に示す。
側の電源線ＶＳＳとの間にゲートが第二インバータ７に
接続されたＮＰＮ型トランジスタ２４５が接続されてお
り、遮断制御信号を「低」状態にすることにより、貫通
電流が流れない状態が実現できる。図３の第２実施例の
回路では、遮断制御信号を「低」状態にすることにより
貫通電流が流れない状態になったが、逆に遮断制御信号
を「高」状態にすることにより貫通電流が流れない状態
にすることもできる。第３実施例は遮断制御信号を
「高」状態にすることにより貫通電流が流れない状態に
する例であり、その構成を図４に示す。
【００１４】図４の回路は図３の回路とほぼ同様の構成
を有するが、二個のオペアンプ回路及び電圧レベル変換
回路の貫通電流遮断用トランジスタのゲートが接続され
る先が第一インバータゲートと第二インバータゲートの
間で入れ代わった点と、基準電圧発生回路における貫通
電流遮断用トランジスタの位置が異なる。図４の回路に
おいては、信号端子３に印加する遮断制御信号を「高」
状態にすることにより貫通電流が流れない状態にするこ
とができる。
を有するが、二個のオペアンプ回路及び電圧レベル変換
回路の貫通電流遮断用トランジスタのゲートが接続され
る先が第一インバータゲートと第二インバータゲートの
間で入れ代わった点と、基準電圧発生回路における貫通
電流遮断用トランジスタの位置が異なる。図４の回路に
おいては、信号端子３に印加する遮断制御信号を「高」
状態にすることにより貫通電流が流れない状態にするこ
とができる。
【００１５】以上第１実施例から第３実施例では貫通電
流を生じる各種の回路を有するＬＳＩに本発明を適用し
た例について説明したが、複数の貫通電流を生じる回路
を有するＬＳＩに本発明を適用した時の遮断制御信号の
好ましい配置を示した第４実施例を以下に示す。図５は
第４実施例の構成を示す図である。
流を生じる各種の回路を有するＬＳＩに本発明を適用し
た例について説明したが、複数の貫通電流を生じる回路
を有するＬＳＩに本発明を適用した時の遮断制御信号の
好ましい配置を示した第４実施例を以下に示す。図５は
第４実施例の構成を示す図である。
【００１６】図５において、１００はＬＳＩチップを示
し、その内部には、入力端子２７の入力信号をプルダウ
ンして入力信号とするインバータ回路２１と、入力端子
２９の入力信号をプルアップして入力信号とするインバ
ータ回路２２と、入力端子２８の入力信号をレベルシフ
トするレベルシフト回路２３と、基準電圧発生回路２４
と、それぞれ入力端子３０、３１と３２、３３に入力さ
れる信号を差動入力とする二個のオペアンプ回路２５、
２６とが設けられている。これらの回路は回路全体に配
置されていても、入出力（Ｉ／Ｏ）信号の処理を行うＩ
／Ｏ専用領域に配置されていてもよい。入力端子３から
入力される遮断制御信号は、第一インバータゲート６に
入力され、その出力は更に第二インバータゲート７に入
力される。第一インバータゲート６の出力と第二インバ
ータゲート７の出力線は、上記の貫通電流が流れる回路
が配置された部分の全域に渡って配線される。すなわち
貫通電流が流れる回路がＬＳＩチップ１００の全面に配
置されていれば、遮断制御信号とその反転信号用の信号
線はＬＳＩチップ１００の全面に配線される。しかし、
Ｉ／Ｏ専用領域に配置されていればＩ／Ｏ専用領域の全
面に配線され、この場合には第一インバータゲート６と
第二インバータゲート７もＩ／Ｏ専用領域に配置され
る。各回路の貫通電流を遮断するトランジスタのゲート
は、近くの遮断制御信号又はその反転信号用の信号線に
接続される。実際に配線設計する場合には、遮断制御信
号又はその反転信号に所定の端子名を持たせることによ
り、自動配線が可能であり、設計者はこれらの配線につ
いて、特に考慮しなくても設計が行えるようにできる。
し、その内部には、入力端子２７の入力信号をプルダウ
ンして入力信号とするインバータ回路２１と、入力端子
２９の入力信号をプルアップして入力信号とするインバ
ータ回路２２と、入力端子２８の入力信号をレベルシフ
トするレベルシフト回路２３と、基準電圧発生回路２４
と、それぞれ入力端子３０、３１と３２、３３に入力さ
れる信号を差動入力とする二個のオペアンプ回路２５、
２６とが設けられている。これらの回路は回路全体に配
置されていても、入出力（Ｉ／Ｏ）信号の処理を行うＩ
／Ｏ専用領域に配置されていてもよい。入力端子３から
入力される遮断制御信号は、第一インバータゲート６に
入力され、その出力は更に第二インバータゲート７に入
力される。第一インバータゲート６の出力と第二インバ
ータゲート７の出力線は、上記の貫通電流が流れる回路
が配置された部分の全域に渡って配線される。すなわち
貫通電流が流れる回路がＬＳＩチップ１００の全面に配
置されていれば、遮断制御信号とその反転信号用の信号
線はＬＳＩチップ１００の全面に配線される。しかし、
Ｉ／Ｏ専用領域に配置されていればＩ／Ｏ専用領域の全
面に配線され、この場合には第一インバータゲート６と
第二インバータゲート７もＩ／Ｏ専用領域に配置され
る。各回路の貫通電流を遮断するトランジスタのゲート
は、近くの遮断制御信号又はその反転信号用の信号線に
接続される。実際に配線設計する場合には、遮断制御信
号又はその反転信号に所定の端子名を持たせることによ
り、自動配線が可能であり、設計者はこれらの配線につ
いて、特に考慮しなくても設計が行えるようにできる。
【００１７】以上説明した実施例のＬＳＩチップの電源
ショート試験を行う場合には、遮断制御信号端子に信号
を印加することにより貫通電流を防止でき、電源ショー
ト試験を行うことが可能になる。またＬＳＩチップを装
置に組み込んだ装置においては、装置自体が待機状態に
なることも、一部のＬＳＩチップを含む装置の一部が待
機状態になることもある。そのようなＬＳＩチップとし
て貫通電流が流れる回路部分を有するＬＳＩチップを使
用していると、待機状態においても貫通電流が流れ、電
力を消費することになるが、省エネルギのためにもこの
ような無駄な電力消費の低減を図ることが求められてい
る。ここで本発明のような外部から信号を加えることに
より貫通電流を防止できるＬＳＩチップを使用して、待
機時には貫通電流を防止する信号をＬＳＩチップの端子
に印加すれば容易に貫通電流を防止することが可能にな
り、省エネルギが図れる。
ショート試験を行う場合には、遮断制御信号端子に信号
を印加することにより貫通電流を防止でき、電源ショー
ト試験を行うことが可能になる。またＬＳＩチップを装
置に組み込んだ装置においては、装置自体が待機状態に
なることも、一部のＬＳＩチップを含む装置の一部が待
機状態になることもある。そのようなＬＳＩチップとし
て貫通電流が流れる回路部分を有するＬＳＩチップを使
用していると、待機状態においても貫通電流が流れ、電
力を消費することになるが、省エネルギのためにもこの
ような無駄な電力消費の低減を図ることが求められてい
る。ここで本発明のような外部から信号を加えることに
より貫通電流を防止できるＬＳＩチップを使用して、待
機時には貫通電流を防止する信号をＬＳＩチップの端子
に印加すれば容易に貫通電流を防止することが可能にな
り、省エネルギが図れる。
【００１８】
【発明の効果】本発明により、貫通電流が流れる回路部
分を有するＬＳＩチップに外部から信号を印加すること
により貫通電流を防止することが可能になり、電源ショ
ート試験を行うことができるようになると共に、容易に
待機状態時の省エネルギが図れる。
分を有するＬＳＩチップに外部から信号を印加すること
により貫通電流を防止することが可能になり、電源ショ
ート試験を行うことができるようになると共に、容易に
待機状態時の省エネルギが図れる。
【図１】本発明の貫通電流防止機能付き集積回路の原理
構成図である。
構成図である。
【図２】本発明の第１実施例における回路構成を示す図
である。
である。
【図３】本発明の第２実施例における回路構成を示す図
である。
である。
【図４】本発明の第３実施例における回路構成を示す図
である。
である。
【図５】本発明の第４実施例における回路構成を示す図
である。
である。
【図６】貫通電流を生じる従来回路の例を示す図であ
る。
る。
１…貫通回路部 ２…貫通電流遮断手段 ３…遮断制御信号端子 １００…集積回路本体
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図６は貫通電流を生じる従来の回路の例で
あり、（１）はプルアップ機能付き回路であり、（２）
はオペアンプ回路であり、（３）はレベルシフト回路で
ある。図６の（１）の回路は、Ｐチャンネル型トランジ
スタ３０１とＮチャンネル型トランジスタ３０２で構成
されるインバータの入力をプルアップするための抵抗３
０３を有する回路であり、入力が「低（Ｌｏｗ）」の時
には「高（Ｈｉｇｈ）」の出力が得られ、入力が「高」
の時には「低」の出力が得られる。プルアップ用抵抗３
０３は、入力信号の駆動能力が小さい場合でも高速動作
を可能にするためのものであるが、入力が「低」の時に
は正の電源線ＶＤＤから入力に貫通電流が流れる。図６
の（２）の回路はオペアンプ回路であり、二個の入力信
号の高低に応じた出力信号が得られるが、入力信号の印
加されるＮチャンネル型トランジスタ３０６と３０７の
一方はかならずオン状態であり、オン状態である方のト
ランジスタを含む経路を通って貫通電流が流れる。図６
の（３）の回路は入力信号の電圧レベルを変換する回路
であり、この回路にも（１）のプルアップ回路と同様の
理由で貫通電流が流れる。
あり、（１）はプルアップ機能付き回路であり、（２）
はオペアンプ回路であり、（３）はレベルシフト回路で
ある。図６の（１）の回路は、Ｐチャンネル型トランジ
スタ３０１とＮチャンネル型トランジスタ３０２で構成
されるインバータの入力をプルアップするための抵抗３
０３を有する回路であり、入力が「低（Ｌｏｗ）」の時
には「高（Ｈｉｇｈ）」の出力が得られ、入力が「高」
の時には「低」の出力が得られる。プルアップ用抵抗３
０３は、入力信号の駆動能力が小さい場合でも高速動作
を可能にするためのものであるが、入力が「低」の時に
は正の電源線ＶＤＤから入力に貫通電流が流れる。図６
の（２）の回路はオペアンプ回路であり、二個の入力信
号の高低に応じた出力信号が得られるが、入力信号の印
加されるＮチャンネル型トランジスタ３０６と３０７の
一方はかならずオン状態であり、オン状態である方のト
ランジスタを含む経路を通って貫通電流が流れる。図６
の（３）の回路は入力信号の電圧レベルを変換する回路
であり、この回路にも（１）のプルアップ回路と同様の
理由で貫通電流が流れる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【実施例】図２は本発明を入力信号をプルアップ及びプ
ルダウンする機能を有する大規模集積回路（ＬＳＩ）に
適用した第１実施例の構成を示す図であり、貫通電流が
流れる貫通回路部のみを示してある。図２において、参
照番号３は貫通電流が流れないように制御する遮断制御
信号を外部より入力する信号端子であり、動作時には
「低」の信号が入力されるが、電源ショート試験時には
「高」の信号が入力される。１１はプルアップされる信
号が入力される入力信号端子であり、１２はプルダウン
される信号が入力される入力信号端子である。６と７は
直列に接続された第一インバータゲートと第二インバー
タゲートであり、遮断制御信号が入力される。８は正側
の電源線ＶＤＤと負側の電源（アース）線ＶＳＳの間に
直列に接続されたＰチャンネル型トランジスタ２０２と
Ｎチャンネル型トランジスタ２０３で構成されるインバ
ータ回路であり、入力は入力信号端子１１に接続され
る。この入力と正側の電源線ＶＤＤの間にはＰチャンネ
ル型トランジスタ２０１が接続され、Ｐチャンネル型ト
ランジスタ２０１のゲート電極には第二インバータゲー
ト７の出力が印加される。９もインバータ回路８と同様
のインバータ回路であるが、入力は入力信号端子１２に
接続され、入力と正側の電源線ＶＤＤの間にはＮチャン
ネル型トランジスタ２０４が接続され、Ｎチャンネル型
トランジスタ２０４のゲート電極には第一インバータゲ
ート６の出力が印加される。Ｐチャンネル型トランジス
タ２０１とＮチャンネル型トランジスタ２０４は、遮断
制御信号が「低」状態の時には共にオン状態になり、抵
抗と同様の働きをして入力信号をプルアップ又はプルダ
ウンするが、遮断制御信号が「高」状態の時には共にオ
フ状態になり、このトランジスタ２０１と２０４を介し
て貫通電流が流れるのを防止する。
ルダウンする機能を有する大規模集積回路（ＬＳＩ）に
適用した第１実施例の構成を示す図であり、貫通電流が
流れる貫通回路部のみを示してある。図２において、参
照番号３は貫通電流が流れないように制御する遮断制御
信号を外部より入力する信号端子であり、動作時には
「低」の信号が入力されるが、電源ショート試験時には
「高」の信号が入力される。１１はプルアップされる信
号が入力される入力信号端子であり、１２はプルダウン
される信号が入力される入力信号端子である。６と７は
直列に接続された第一インバータゲートと第二インバー
タゲートであり、遮断制御信号が入力される。８は正側
の電源線ＶＤＤと負側の電源（アース）線ＶＳＳの間に
直列に接続されたＰチャンネル型トランジスタ２０２と
Ｎチャンネル型トランジスタ２０３で構成されるインバ
ータ回路であり、入力は入力信号端子１１に接続され
る。この入力と正側の電源線ＶＤＤの間にはＰチャンネ
ル型トランジスタ２０１が接続され、Ｐチャンネル型ト
ランジスタ２０１のゲート電極には第二インバータゲー
ト７の出力が印加される。９もインバータ回路８と同様
のインバータ回路であるが、入力は入力信号端子１２に
接続され、入力と正側の電源線ＶＤＤの間にはＮチャン
ネル型トランジスタ２０４が接続され、Ｎチャンネル型
トランジスタ２０４のゲート電極には第一インバータゲ
ート６の出力が印加される。Ｐチャンネル型トランジス
タ２０１とＮチャンネル型トランジスタ２０４は、遮断
制御信号が「低」状態の時には共にオン状態になり、抵
抗と同様の働きをして入力信号をプルアップ又はプルダ
ウンするが、遮断制御信号が「高」状態の時には共にオ
フ状態になり、このトランジスタ２０１と２０４を介し
て貫通電流が流れるのを防止する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】図３は本発明をオペアンプ回路、基準電圧
発生回路、及び信号レベル変換回路を有するＬＳＩに本
発明を適用した第２実施例の構成を示す図である。図３
において、１３はオペアンプ回路であり、その詳しい構
成と動作はよく知られているのでここでは説明を省略す
るが、負側の電源線ＶＳＳとの間にゲートが第二インバ
ータ７に接続されたＮチャンネル型トランジスタ２１５
が接続されており、第二インバータ７の出力を「低」状
態、すなわち遮断制御信号を「低」状態にすることによ
り、オフ状態にすることができる。これにより外部から
の信号で貫通電流が流れない状態が実現できる。
発生回路、及び信号レベル変換回路を有するＬＳＩに本
発明を適用した第２実施例の構成を示す図である。図３
において、１３はオペアンプ回路であり、その詳しい構
成と動作はよく知られているのでここでは説明を省略す
るが、負側の電源線ＶＳＳとの間にゲートが第二インバ
ータ７に接続されたＮチャンネル型トランジスタ２１５
が接続されており、第二インバータ７の出力を「低」状
態、すなわち遮断制御信号を「低」状態にすることによ
り、オフ状態にすることができる。これにより外部から
の信号で貫通電流が流れない状態が実現できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】１４もオペアンプ回路であり、正側の電源
線ＶＤＤとの間にＰチャンネル型トランジスタ２２１が
あり、同様に遮断制御信号を「低」状態にすることによ
り、オフ状態にすることができ、貫通電流が流れない状
態にできる。１５は電圧レベル変換回路であり、入力信
号の電圧レベルを変換する。この回路にも負側の電源線
ＶＳＳとの間にゲートが第二インバータ７に接続された
Ｎチャンネル型トランジスタ２３５が接続されており、
遮断制御信号を「低」状態にすることにより、貫通電流
が流れない状態が実現できる。
線ＶＤＤとの間にＰチャンネル型トランジスタ２２１が
あり、同様に遮断制御信号を「低」状態にすることによ
り、オフ状態にすることができ、貫通電流が流れない状
態にできる。１５は電圧レベル変換回路であり、入力信
号の電圧レベルを変換する。この回路にも負側の電源線
ＶＳＳとの間にゲートが第二インバータ７に接続された
Ｎチャンネル型トランジスタ２３５が接続されており、
遮断制御信号を「低」状態にすることにより、貫通電流
が流れない状態が実現できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】１６は基準電圧発生回路であり、同様に負
側の電源線ＶＳＳとの間にゲートが第二インバータ７に
接続されたＮチャンネル型トランジスタ２４５が接続さ
れており、遮断制御信号を「低」状態にすることによ
り、貫通電流が流れない状態が実現できる。図３の第２
実施例の回路では、遮断制御信号を「低」状態にするこ
とにより貫通電流が流れない状態になったが、逆に遮断
制御信号を「高」状態にすることにより貫通電流が流れ
ない状態にすることもできる。第３実施例は遮断制御信
号を「高」状態にすることにより貫通電流が流れない状
態にする例であり、その構成を図４に示す。
側の電源線ＶＳＳとの間にゲートが第二インバータ７に
接続されたＮチャンネル型トランジスタ２４５が接続さ
れており、遮断制御信号を「低」状態にすることによ
り、貫通電流が流れない状態が実現できる。図３の第２
実施例の回路では、遮断制御信号を「低」状態にするこ
とにより貫通電流が流れない状態になったが、逆に遮断
制御信号を「高」状態にすることにより貫通電流が流れ
ない状態にすることもできる。第３実施例は遮断制御信
号を「高」状態にすることにより貫通電流が流れない状
態にする例であり、その構成を図４に示す。
Claims (7)
- 【請求項１】 動作時に貫通電流が流れる貫通回路部
（１）を少なくとも一個有する集積回路において、 遮断制御信号に応じて前記貫通回路部（１）に貫通電流
が流れないように遮断する貫通電流遮断手段（２）と、 当該集積回路に前記遮断制御信号を外部より供給するた
めの遮断制御信号端子（３）とを備え、外部から貫通電
流が流れない状態を実現できることを特徴とする貫通電
流防止機能付き集積回路。 - 【請求項２】 前記貫通回路部（１）の中には、入力信
号をプルアップするプルアップ回路が含まれることを特
徴とする請求項１に記載の貫通電流防止機能付き集積回
路。 - 【請求項３】 前記貫通回路部（１）の中には、入力信
号をプルダウンするプルダウン回路が含まれることを特
徴とする請求項１に記載の貫通電流防止機能付き集積回
路。 - 【請求項４】 前記貫通回路部（１）の中には、オペア
ンプ回路が含まれることを特徴とする請求項１に記載の
貫通電流防止機能付き集積回路。 - 【請求項５】 前記貫通回路部（１）の中には、信号の
電圧レベルを変換するレベルシフト回路が含まれること
を特徴とする請求項１に記載の貫通電流防止機能付き集
積回路。 - 【請求項６】 前記貫通回路部（１）の中には、所定の
電圧レベルの信号を生成する基準電圧発生回路が含まれ
ることを特徴とする請求項１に記載の貫通電流防止機能
付き集積回路。 - 【請求項７】 当該集積回路の内部には前記遮断制御信
号を伝達する遮断制御信号用信号線が配置されており、
各貫通回路部（１）への前記遮断制御信号の伝達は前記
遮断制御信号用信号線を介して共通に行われることを特
徴とする請求項１に記載の貫通電流防止機能付き集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165602A JPH0720209A (ja) | 1993-07-05 | 1993-07-05 | 貫通電流防止機能付き集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165602A JPH0720209A (ja) | 1993-07-05 | 1993-07-05 | 貫通電流防止機能付き集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720209A true JPH0720209A (ja) | 1995-01-24 |
Family
ID=15815476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165602A Withdrawn JPH0720209A (ja) | 1993-07-05 | 1993-07-05 | 貫通電流防止機能付き集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549480B2 (en) | 2000-08-25 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit allowing internal voltage to be measured and controlled externally |
-
1993
- 1993-07-05 JP JP5165602A patent/JPH0720209A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549480B2 (en) | 2000-08-25 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit allowing internal voltage to be measured and controlled externally |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6825692B1 (en) | Input buffer for multiple differential I/O standards | |
| JPS60182219A (ja) | 半導体装置 | |
| EP0497319B1 (en) | Semiconductor integrated circuit device having substrate potential detection circuit | |
| US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
| JPH02192220A (ja) | オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路 | |
| US4782252A (en) | Output current control circuit for reducing ground bounce noise | |
| JP2647014B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| EP0361841A2 (en) | Bicmos logic circuit | |
| US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
| JPH09120324A (ja) | マイクロコンピュータの動作モード設定用入力回路 | |
| JPH0720209A (ja) | 貫通電流防止機能付き集積回路 | |
| KR19990030203A (ko) | 입력 회로 | |
| KR100221941B1 (ko) | 출력회로 | |
| US6580290B1 (en) | Open collector/drain and SSTL compliant output driver circuit and method for operating the circuit | |
| JPH05152936A (ja) | 論理回路 | |
| JP3602216B2 (ja) | 半導体装置 | |
| JPH04253417A (ja) | レベルシフト回路 | |
| JPH0536280A (ja) | 半導体集積装置 | |
| JPH0829490A (ja) | 半導体集積回路装置 | |
| KR930007180Y1 (ko) | 바이폴라와 씨모스를 이용한 인버터 | |
| KR930007181Y1 (ko) | 바이폴라와 씨모스를 이용한 인버터 | |
| KR0147469B1 (ko) | 출력 노이즈 감소회로 | |
| JPH05152530A (ja) | 半導体集積回路 | |
| JP2984362B2 (ja) | 出力回路 | |
| KR950002237A (ko) | 바이어스회로를 가지는 반도체집적회로의 입력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |