JPH07202109A

JPH07202109A - 半導体パッケージ

Info

Publication number: JPH07202109A
Application number: JP5335314A
Authority: JP
Inventors: Kazuo Anzai; 和雄安斎; Yuji Fukuzawa; 雄二福澤; Mitsuyoshi Endo; 光芳遠藤; Koichi Tejima; 光一手島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04
Anticipated expiration: 2016-11-12
Also published as: JP3228625B2

Abstract

(57)【要約】【目的】リードフレームの抵抗やインダクタンスの周
波数依存性を抑制すると共に、封着部分の信頼性を高め
ることを可能にした、セラミックス基体を用いた半導体
パッケージを提供する。【構成】半導体チップ２が搭載されたセラミックス基
体１の半導体チップ搭載面側に、列状に配置された例え
ばガラス系封着材４（封着材列４ａ、４ｂ、４ｃ、４
ｄ）を介して、表面に特にCrやZrの濃度が高い酸化層を
有するCu系リードフレーム５が接合されている。Cu系リ
ードフレーム５と半導体チップ２とは、ボンディンクグ
ワイヤ６等で電気的に接続されている。セラミックス基
体１には、Cu系リードフレーム５を介して、同様に列状
に配置された例えばガラス系封着材８によりセラミック
スキャップ８が接合されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速デバイスの搭載用
として好適な半導体パッケージに関する。

【０００２】

【従来の技術】一般に、半導体チップのパッケージに
は、プラスチックパッケージ、メタルパッケージ、セラ
ミックパッケージが使用されている。これらのうち、特
にセラミックパッケージは、ＬＳＩを気密封止する際の
信頼性が高く、優れた放熱性等を有するため、コンピュ
ータの演算部に用いるＣＭＯＳゲートアレイやＥＣＬゲ
ートアレイ等のパッケージングに使用されている。

【０００３】上述したセラミックパッケージの構造とし
ては、リードフレームを用いたＤＩＰ（デュアルインラ
インパッケージ）、ＱＦＰ（クァドフラッドパッケー
ジ）や、リードピンを用いたＰＧＡ（ピングリッドアレ
イ）、入出力用のランドを用いたＬＧＡ（ランドグリッ
ドアレイ）等が知られている。これらのうち、リードフ
レームを用いたパッケージは、構造が簡単で、安価に作
製できることから、各種の半導体チップに広く使用され
ている。特に、ＱＦＰは入出力信号数の増加にも対応で
き、表面実装タイプであること等から多用されている。

【０００４】ところで、上記したようなセラミックパッ
ケージのリードフレームとしては、一般にセラミックス
材料と熱膨張係数が近似する、42wt%Ni-Feや29wt%Ni-16
wt%Co-Fe 等の Fe-Ni系合金が用いられている。しか
し、このような Fe-Ni系合金は強磁性体であるため、パ
ルス信号の立上り直後や高周波信号の場合には表皮効果
により抵抗が増大し、その結果として出力信号の電圧レ
ベルが低下するという問題や、比透磁率が大きいことに
起因してインダクタンスが大きく、かつインダクタンス
が周波数により変化する、換言すればノイズレベルが高
いという問題を有していた。このような抵抗やインダク
タンスの周波数依存性は、いずれも半導体チップの動作
特性に対して悪影響を及ぼすものであるため、その対応
が強く求められている。

【０００５】一方、Cu系リードフレームはそれ自体が低
抵抗であるため、表皮効果により電流分布が断面表層に
集中したとしても低抵抗状態を保つことができ、また比
透磁率を 1として取り扱うことができる非磁性体である
ため、インダクタンスを小さくできると共に周波数依存
性を解消することができる。しかしながら、Cu系リード
フレームは、パッケージ材料であるセラミックスとの熱
膨張係数の差が大きいことから、一般的なガラス系封着
材を用いて接合すると、上記熱膨張差により生じる熱応
力によって封着部分（特に封着材部分）に亀裂が生じた
り、また亀裂が生じないまでも、十分な封着信頼性が得
られないという問題を有していた。

【０００６】

【発明が解決しようとする課題】上述したように、従来
のセラミックスパッケージにおいて、 Fe-Ni系リードフ
レームを用いた場合には、抵抗やインダクタンスが周波
数により変化し、特に高速動作型の半導体チップの動作
特性に悪影響を及ぼしやすいという問題があった。一
方、Cu系リードフレームを用いた場合には、ガラス系封
着材で信頼性の高い封着を行うことができないという問
題があった。

【０００７】本発明は、このような課題に対処してなさ
れたもので、リードフレームの抵抗やインダクタンスの
周波数依存性を抑制すると共に、封着部分の信頼性を高
めることを可能にした、セラミックス基体を用いた半導
体パッケージを提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明の半導体パッケー
ジは、半導体チップが搭載されたセラミックス基体と、
前記セラミックス基体の前記半導体チップの搭載面側に
列状に配置された封着材を介して接合され、かつ前記半
導体チップに電気的に接続された、表面に酸化層を有す
る銅系リードフレームと、前記セラミックス基体に前記
銅系リードフレームを介して接合されたセラミックスキ
ャップとを具備することを特徴としている。

【０００９】また、上記半導体パッケージにおいて、前
記銅系リードフレームは、Cuを主成分とし、これに 0.1
〜 1.2重量% のCrおよび0.05〜 0.3重量% のZrから選ば
れた少なくとも 1種を添加したCu基合金からなること、
前記Cu基合金はさらに 0.005〜0.05重量% のSiを含むこ
とを特徴としている。さらに、上記半導体パッケージに
おいて、前記銅系リードフレームのパッケージ内先端部
は、前記封着材を介して前記セラミックス基体に接合さ
れていることを特徴としている。

【００１０】

【作用】本発明の半導体パッケージにおいては、表面に
Cu酸化層、特にCrやZrの濃度が高いCuの酸化物層を有す
る銅系リードフレームを用いており、この表面の酸化層
は例えばガラス系の封着材の濡れ性を改善する働きを有
する。また、このような銅系リードフレーム、特にCrや
Zrの濃度が高い銅系合金からなるリードフレームを、列
状に配置した封着材を介してセラミックス基体に接合し
ており、銅系リードフレームとセラミックス基体との直
接結合面積の低減を図っている。これらにより、銅系リ
ードフレームと例えばガラス系封着材との良好な接合状
態が得られると共に、銅系リードフレームとセラミック
ス基体との熱膨張差に起因して生じる熱応力を緩和する
ことができるため、高信頼性の下で銅系リードフレーム
をセラミックス基体に接合することが可能となる。すな
わち、封着部分の信頼性を高めることができる。そし
て、銅系リードフレームは表皮効果により電流分布が断
面表層に集中したとしても低抵抗状態を保つことができ
ると共に、抵抗やインダクタンスの周波数依存性が極め
て小さいため、高周波動作型の半導体チップを搭載した
場合においても、良好な動作特性を得ることができる。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は、本発明を適用した一実施例による
半導体パッケージ（ＱＦＰ）の構成を示す断面図であ
る。同図において、１は半導体チップ２の収容部となる
キャビティ１ａを有するセラミックス基体である。セラ
ミックス基体１のキャビティ１ａ内には、 Ag-ポリイミ
ド、 Ag-ガラス等の接合材３を介して半導体チップ２が
接合搭載されている。

【００１３】セラミック基体１の構成材料としては、一
般的な酸化アルミニウム（Al₂O ₃）等を用いることも
可能であるが、特に放熱性に優れる窒化アルミニウム(A
lN)を用いることが好ましい。これにより、半導体チッ
プの高集積化や高速動作化に伴う放出熱量の増大に対応
することができ、十分な放熱性を確保した上でパッケー
ジを小形化することが可能となる。また、パッケージを
小形化することによって、信号遅延の抑制にも効果を発
揮する。

【００１４】また、上記セラミックス基体１の半導体チ
ップ２の搭載面側、すなわちセラミックス基体１の外縁
側凸状端面上には、例えばガラス系の封着材４によっ
て、Cu系リードフレーム５が接合されており、このCu系
リードフレーム５と半導体チップ２の各電極とは、ボン
ディングワイヤ６等により電気的に接続されている。Cu
系リードフレーム５の構成材料となるCu基合金として
は、導電率(IACS)が 80%以上で、かつ機械的強度（引張
り強度）が50kgf/mm²以上のものを用いることが好まし
い。このようなCu基合金としては、Cuを主成分とし、こ
れにCrおよびZrから選ばれる少なくとも 1種を添加した
Cu-Cr-Zr系合金、さらにこのCu-Cr-Zr系合金にSiを添加
した Cu-Cr-Zr-Si系合金等が例示される。上記Cr、Zrお
よびSiの組成比は、Cr:0.1〜 1重量% 、Zr: 0.05〜 1重
量% 、Si:0.005〜 0.1重量% とすることが好ましい。こ
のようなCrやZrの濃度が高く、かつSiを含む組成とする
ことで、酸化膜の剥離をより一層防止することが可能と
なる。このような Cu-Cr-Zr-Si系合金の具体的な組成と
しては、 Cu-0.55%Cr-0.25%Zr-0.04%Si が挙げられる。
上記Cu系リードフレーム５は、図２に示すように、その
表面に酸化層５ａが設けられており、またガラス系封着
材４は、セラミックス基体１の外縁側凸状端面上に辺方
向に複数列（例えば封着材列４ａ、４ｂ、４ｃ、４ｄ）
配置されている。そして、上記Cu系リードフレーム５の
表面酸化層５ａとガラス系封着材列４ａ、４ｂ、４ｃ、
４ｄとが接触し、その界面で接合封着がなされている。
なお、上記表面酸化層５ａは、Cu系リードフレーム５の
ワイヤボンディング部７のみは除去されており、Cu系リ
ードフレーム５と半導体チップ２との良好な電気的接続
を確保している。Cu系リードフレーム５の表面酸化層５
ａは、例えばワイヤボンディング部７を除いてCu系リー
ドフレーム５の表面に酸化処理を施したり、あるいは酸
化銅の塗布焼成等によっても形成することができる。

【００１５】上記表面酸化層５ａの形成方法の具体例と
しては、濃度 0.5規定の硝酸溶液に室温で 5分間浸漬し
た後、大気中にて 300℃で 5分間の熱処理を行う、ある
いは濃度 2.2規定の硝酸溶液に室温で20分間浸漬した
後、大気中にて 300℃で 5分間の熱処理を行う等が挙げ
られる。また、表面酸化層５ａの厚さは 1〜 5nmの範囲
とすることが好ましい。厚さが薄すぎる場合には効果が
なくなり、逆に厚すぎると処理時間がかかり生産性が低
下する。

【００１６】列状に配置されたガラス系封着材４の具体
的な形態は、セラミックス基体１の大きさ、Cu系リード
フレーム５の構成材料や形成ピッチ等に応じて適宜設定
するものとするが、例えば 1〜10mm程度の幅で形成する
ことが好ましく、またセラミックス基体１と列状ガラス
系封着材４との実接合面積は、セラミックス基体１の封
着部面積に対して30〜 70%程度とすることが好ましい。
実接合面積が 70%未満であると、封着部分の信頼性を十
分に得ることができず、また 30%を超えるとCu系リード
フレーム５とセラミックス基体１との熱膨張差を十分に
緩和することができない。なお、Cu系リードフレーム５
の先端部（インナーリードの先端部）は、ボンディング
特性を考慮して、ガラス系封着材４を介してセラミック
ス基体１に接合しておくものとする。また、封着材４と
しては、樹脂系例えばエポキシ系やポリイミド系等の封
着材を用いることもできる。

【００１７】半導体チップ２が接合、搭載されたセラミ
ックス基体１の上面側には、上述したCu系リードフレー
ム５を介して、セラミックスキャップ８が同様に列状に
配置されたガラス系の封着材９（例えば封着材列９ａ、
９ｂ、９ｃ）により接合されており、半導体チップ２が
気密封止されている。このセラミックスキャップ８の材
質としては、各種のセラミックス焼結体を適用すること
が可能であるが、熱膨張係数や放熱性等を考慮して、窒
化アルミニウムやムライトを主成分とする焼結体を用い
ることが好ましい。なお、半導体チップ２の気密封止
は、上記セラミックスキャップ８に限らず、セラミック
ス製の枠体をCu系リードフレーム５を介してセラミック
ス基体１の上面側に接合し、その内部に封止用樹脂を充
填することによっても実施できる。

【００１８】上記実施例の半導体パッケージの特性等を
以下のようにして評価した。また、本発明との比較とし
て、ガラス系封着材をセラミックス基体の封着部（外縁
側凸状端面）全面に配置してCu系リードフレームを接合
した半導体パッケージ（比較例１）と、42アロイからな
るリードフレームをセラミックス基体の封着部全面に配
置したガラス系封着材により接合した（比較例２）とを
作製し、これらについても同様に特性等の評価を行っ
た。

【００１９】まず、上記実施例および比較例１、２によ
る各半導体パッケージのリードフレームの封着性を評価
した。その結果、実施例と比較例２による半導体パッケ
ージにおいては、封着工程で何等問題を生じることはな
かったが、ガラス系封着材を全面に配置した比較例１に
よる半導体パッケージでは、封着部分に熱応力によって
クラックが生じ、実用に耐え得るようなものではなかっ
た。

【００２０】すなわち、上記実施例の半導体パッケージ
においては、Cu系リードフレーム５を封着材列４ａ、４
ｂ、４ｃ、４ｄによりセラミックス基体１に接合し、Cu
系リードフレーム５とセラミックス基体１とが直接結合
する面積の低減を図っているため、Cu系リードフレーム
５とセラミックス基体１との熱膨張差に起因して封着時
に生じる熱応力を緩和することができ、これにより良好
にCu系リードフレーム５を接合封着することが可能とな
る。また、Cu系リードフレーム５の表面には、酸化層５
ａを設けているため、良好なガラス系封着材４の濡れ性
が得られるため、これによっても封着性が向上する。こ
れらによって、優れた封着信頼性を得ることが可能とな
る。また、ガラス系封着材４を列状に配置することによ
り、ガラス系封着材４より誘電率が低い空気が存在する
部分が形成されるため、電気的容量が低下し、これによ
り信号遅延を抑制することが可能となるという利点も生
ずる。

【００２１】次に、上記実施例の半導体パッケージと比
較例２の半導体パッケージを用いて、電気的特性を評価
した。まず、各半導体パッケージのリードフレームの電
気抵抗の周波数依存性として、200MHzにおける抵抗Ｒ
₂₀₀と1MHzにおける抵抗Ｒ₁との比を測定、評価した。
その結果、42アロイからなるリードフレームを用いた比
較例２による半導体パッケージでは、表皮効果により電
気抵抗が測定周波数と共に見掛け上増大した。これに対
して、実施例による半導体パッケージでは、低抵抗でか
つ周波数によらない特性を得ることができた。また、各
半導体パッケージの伝送特性をネットワークアナライザ
を用いて測定した。その結果、比較例２の半導体パッケ
ージでは、周波数が高くなるにつれて通過電圧が低下
し、信号が通りにくくなることが判明した。一方、実施
例の半導体パッケージでは 1000MHz(1GHz)以上の信号で
も出力の低下は僅かであった。

【００２２】上述した各測定結果から明らかなように、
本発明による半導体パッケージは、良好な封着信頼性が
得られると共に、信号遅延が小さく、高周波まで信号を
良好に通過させることが可能であることから、特に高速
デバイス用のパッケージとして実用性に優れていること
が明らかである。

【００２３】なお、上記実施例においては、リードフレ
ームと半導体チップとの電気的な接続をワイヤボンディ
ングにより行った例について説明したが、本発明はこれ
に限定されるものではなく、ＴＡＢやフリップチップ法
を使用したものについても適用可能である。

【００２４】

【発明の効果】以上説明したように、本発明の半導体パ
ッケージによれば、リードフレームの抵抗やインダクタ
ンスの周波数依存性を抑制した上で、封着部分の信頼性
を高めることができる。よって、特に高速デバイスの搭
載用に適した高性能で信頼性の高い半導体パッケージを
提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体パッケージの
構成を示す断面図である。

【図２】図１に示す半導体パッケージの要部を拡大し
て示す断面図である。

【符号の説明】

１……セラミックス基体２……半導体チップ４、９……ガラス系封着材４ａ、４ｂ、４ｃ、４ｄ、９ａ、９ｂ、９ｃ…封着材列５……Cu系リードフレーム５ａ…表面酸化層８……セラミックスキャップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者手島光一神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体チップが搭載されたセラミックス
基体と、前記セラミックス基体の前記半導体チップの搭載面側に
列状に配置された封着材を介して接合され、かつ前記半
導体チップに電気的に接続された、表面に酸化層を有す
る銅系リードフレームと、前記セラミックス基体に前記銅系リードフレームを介し
て接合されたセラミックスキャップとを具備することを
特徴とする半導体パッケージ。
【請求項２】請求項１記載の半導体パッケージにおい
て、前記銅系リードフレームは、Cuを主成分とし、これに
0.1〜 1.2重量% のCrおよび0.05〜 0.3重量% のZrから
選ばれた少なくとも 1種を添加したCu基合金からなるこ
とを特徴とする半導体パッケージ。
【請求項３】請求項２記載の半導体パッケージにおい
て、前記Cu基合金は、さらに 0.005〜0.05重量% のSiを含む
ことを特徴とする半導体パッケージ。
【請求項４】請求項１記載の半導体パッケージにおい
て、前記銅系リードフレームのパッケージ内先端部は、前記
封着材を介して前記セラミックス基体に接合されている
ことを特徴とする半導体パッケージ。