JPH07202181A - Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating film - Google Patents
Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating filmInfo
- Publication number
- JPH07202181A JPH07202181A JP33478093A JP33478093A JPH07202181A JP H07202181 A JPH07202181 A JP H07202181A JP 33478093 A JP33478093 A JP 33478093A JP 33478093 A JP33478093 A JP 33478093A JP H07202181 A JPH07202181 A JP H07202181A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- mosfet
- layer
- gate
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011229 interlayer Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 65
- 230000001681 protective effect Effects 0.000 claims abstract description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 16
- 239000011574 phosphorus Substances 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 238000007669 thermal treatment Methods 0.000 abstract 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ゲート絶縁膜保護ダ
イオードを有するＭＯＳＦＥＴに関するものであり、特
にそのゲート絶縁膜保護ダイオード特性の向上に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET having a gate insulating film protection diode, and more particularly to improving the characteristics of the gate insulating film protection diode.
【０００２】[0002]
【従来の技術】特開昭58-25264公報には、図６に示すゲ
ート絶縁膜保護ダイオードを有するＭＯＳＦＥＴ（保護
素子付きＦＥＴという）３１が開示されている。保護素
子付きＦＥＴ３１は、半導体基板２をドレインとして用
いた立型のＦＥＴであり、ソース部６、ゲートＰｏｌｙ
Ｓｉ層１７、およびゲート絶縁膜（ＳｉＯ2）１３を備
えている。保護素子付きＦＥＴ３１は、ゲートＰｏｌｙ
Ｓｉ層１７にしきい値電圧を越えるゲート電圧を印加す
ると、チャネル領域１４にチャネルが形成される。 ゲ
ートＰｏｌｙＳｉ層１７には、保護ダイオードＤ２のカ
ソードが接続されている。前記保護ダイオードＤ２のア
ノードには、保護ダイオードＤ１のアノードが接続され
ている。保護ダイオードＤ１のカソードは、電極２２、
ソースアルミ配線部２３を介してソース部６と電気的に
接続されている。すなわち、ソース部６とゲートＰｏｌ
ｙＳｉ層１７は、互いに逆方向のＰＮ接合を有する保護
ダイオードＤ１，Ｄ２を介して接続されている。2. Description of the Related Art Japanese Unexamined Patent Publication (Kokai) No. 58-25264 discloses a MOSFET (referred to as FET with protection element) 31 having a gate insulating film protection diode shown in FIG. The FET 31 with a protective element is a vertical FET that uses the semiconductor substrate 2 as a drain, and has a source portion 6 and a gate Poly.
It has a Si layer 17 and a gate insulating film (SiO 2 ) 13. The FET 31 with the protection element has a gate Poly
When a gate voltage exceeding the threshold voltage is applied to the Si layer 17, a channel is formed in the channel region 14. The gate of the protection diode D2 is connected to the gate PolySi layer 17. The anode of the protection diode D1 is connected to the anode of the protection diode D2. The cathode of the protection diode D1 has an electrode 22,
It is electrically connected to the source section 6 through the source aluminum wiring section 23. That is, the source portion 6 and the gate Pol
The ySi layer 17 is connected via protection diodes D1 and D2 having PN junctions in opposite directions.
【０００３】前記保護ダイオードＤ１，Ｄ２のブレーク
ダウンポイントは、ゲート絶縁膜１３の耐圧より低く設
定されているので、ゲート電極２１に高電圧が印加され
ても、ゲート絶縁膜１３を保護することができる。Since the breakdown points of the protection diodes D1 and D2 are set to be lower than the breakdown voltage of the gate insulating film 13, the gate insulating film 13 can be protected even if a high voltage is applied to the gate electrode 21. it can.
【０００４】ゲートＰｏｌｙＳｉ層１７および保護ダイ
オードＤ１，Ｄ２が形成されている半導体層の上には、
ＰＳＧ（リンシリコングラス）層間絶縁膜９が保護膜と
して形成されている。On the semiconductor layer on which the gate PolySi layer 17 and the protection diodes D1 and D2 are formed,
A PSG (phosphorus silicon glass) interlayer insulating film 9 is formed as a protective film.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記の
ような保護素子付きＦＥＴ３１においては、前記層間絶
縁膜９に含まれるリンが保護ダイオードＤ１，Ｄ２中に
拡散し、保護ダイオードＤ１，Ｄ２のもれ電流、耐圧お
よび電気特性が劣化するという問題があった。However, in the FET 31 with a protection element as described above, phosphorus contained in the interlayer insulating film 9 diffuses into the protection diodes D1 and D2, and the protection diodes D1 and D2 leak. There is a problem that current, withstand voltage and electric characteristics are deteriorated.
【０００６】このような問題を防止するため、前記保護
ダイオードＤ１，Ｄ２の上に層間絶縁膜９を形成する前
に、前記保護ダイオードＤ１，Ｄ２の表面を熱酸化し、
薄いシリコン酸化膜を形成しておくことも考えられる。
しかし、余分な熱処理工程が必要となるばかりでなく、
当該熱処理工程により、前記保護ダイオードＤ１，Ｄ２
の特性が変動するおそれがある。In order to prevent such a problem, the surfaces of the protection diodes D1 and D2 are thermally oxidized before the interlayer insulating film 9 is formed on the protection diodes D1 and D2.
It is also possible to form a thin silicon oxide film.
However, not only is an extra heat treatment step required,
By the heat treatment step, the protection diodes D1 and D2 are
The characteristics of may change.
【０００７】この発明は、上記のような問題点を解決
し、優れた特性を持つゲート絶縁膜保護ダイオードを有
するＭＯＳＦＥＴを提供することを目的とする。An object of the present invention is to solve the above problems and to provide a MOSFET having a gate insulating film protection diode having excellent characteristics.
【０００８】[0008]
【課題を解決するための手段】請求項１のゲート絶縁膜
保護ダイオードを有するＭＯＳＦＥＴにおいては、前記
ダイオードと前記層間絶縁膜との間にリンを含まない堆
積層を設けたことを特徴とする。According to another aspect of the present invention, there is provided a MOSFET having a gate insulating film protection diode, wherein a deposition layer containing no phosphorus is provided between the diode and the interlayer insulating film.
【０００９】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法は、前記保護素子層の上にリンを含まない堆積層を
気相成長させた後、前記層間絶縁膜を形成することを特
徴とする。According to a second aspect of the present invention, there is provided a method of forming an interlayer insulating film of a MOSFET, which comprises vapor-depositing a phosphorus-free deposited layer on the protective element layer, and then forming the interlayer insulating film.
【００１０】[0010]
【作用】請求項１のゲート絶縁膜保護ダイオードを有す
るＭＯＳＦＥＴにおいては、前記ダイオードと前記層間
絶縁膜との間にリンを含まない堆積層を設けている。し
たがって、前記層間絶縁膜中のリンの前記ダイオードへ
の拡散を防止できる。In the MOSFET having the gate insulating film protection diode according to the first aspect of the present invention, the phosphorus-free deposition layer is provided between the diode and the interlayer insulating film. Therefore, diffusion of phosphorus in the interlayer insulating film into the diode can be prevented.
【００１１】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記保護素
子層への拡散を防止できる。In the method of forming an interlayer insulating film for a MOSFET according to a second aspect of the present invention, the interlayer insulating film is formed after vapor deposition of a phosphorus-free deposition layer on the protective element layer. Therefore, the diffusion of phosphorus in the interlayer insulating film into the protective element layer can be prevented.
【００１２】[0012]
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に、本発明にかかるゲート絶縁膜保護ダイオー
ドを有するＭＯＳＦＥＴ（以下保護素子付きＦＥＴとい
う）３０を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a MOSFET (hereinafter referred to as FET with protection element) 30 having a gate insulating film protection diode according to the present invention.
【００１３】保護素子付きＦＥＴ３０は、ドレインとし
て用いられるＮ+型半導体基板２の上に、エピキャシタ
ル成長により形成されたＮ-型層３が設けられている。
Ｎ-型層３には、Ｐ型ウェル領域４、１２が形成されて
いる。Ｐ型ウェル領域４には、Ｐ+型領域５が形成され
ている。Ｐ+型領域５にはＮ+型のソース部６が形成され
ている。ソース部６とＮ-型層３の間のＰ+型領域１４の
上には、ゲート絶縁膜１３が形成されている。ゲート絶
縁膜１３の上には、ゲートＰｏｌｙＳｉ層１７が形成さ
れている。本実施例においては、ゲートＰｏｌｙＳｉ層
１７がゲート電極を構成する。ゲートＰｏｌｙＳｉ層１
７にしきい値電圧を越える電圧を印加することにより、
Ｐ+型領域１４にはＮチャネルが形成される。In the FET 30 with a protective element, an N -- type layer 3 formed by epicapital growth is provided on an N + -type semiconductor substrate 2 used as a drain.
P-type well regions 4 and 12 are formed in the N − -type layer 3. A P + type region 5 is formed in the P type well region 4. An N + type source portion 6 is formed in the P + type region 5. A gate insulating film 13 is formed on the P + type region 14 between the source portion 6 and the N − type layer 3. A gate PolySi layer 17 is formed on the gate insulating film 13. In this embodiment, the gate PolySi layer 17 constitutes a gate electrode. Gate PolySi layer 1
By applying a voltage exceeding the threshold voltage to 7,
An N channel is formed in the P + type region 14.
【００１４】Ｐ型ウェル領域１２の上には、第１絶縁膜
であるフィールド絶縁膜１５が形成されている。フィー
ルド絶縁膜１５の上には、保護ダイオードＤ１，Ｄ２が
形成されている。A field insulating film 15, which is a first insulating film, is formed on the P-type well region 12. Protective diodes D1 and D2 are formed on the field insulating film 15.
【００１５】保護ダイオードＤ１のカソードはゲートア
ルミ配線部２１に接続されており、保護ダイオードＤ１
のアノードは保護ダイオードＤ１のアノードに接続され
ている。保護ダイオードＤ２のカソードは、ソースアル
ミ配線部２３を介してソース部６と電気的に接続されて
いる。なお、ゲートＰｏｌｙＳｉ層１７とゲートアルミ
配線部２１とは、図２に示すようにアルミ配線によって
接続されている。The cathode of the protection diode D1 is connected to the gate aluminum wiring portion 21, and the protection diode D1 is connected.
Is connected to the anode of the protection diode D1. The cathode of the protection diode D2 is electrically connected to the source section 6 via the source aluminum wiring section 23. The gate PolySi layer 17 and the gate aluminum wiring portion 21 are connected by aluminum wiring as shown in FIG.
【００１６】すなわち、ソース部６とゲートＰｏｌｙＳ
ｉ層１７は、互いに逆方向のＰＮ接合を有する保護ダイ
オードＤ１，Ｄ２を介して接続されている。保護ダイオ
ードＤ１，Ｄ２のブレークダウンポイントは、ゲート絶
縁膜１３の耐圧より低く設定されている。That is, the source section 6 and the gate PolyS
The i layer 17 is connected via protection diodes D1 and D2 having PN junctions in opposite directions. The breakdown points of the protection diodes D1 and D2 are set lower than the breakdown voltage of the gate insulating film 13.
【００１７】また、保護ダイオードＤ１，Ｄ２にさらに
保護ダイオードＤ３，Ｄ４・・・と接続することによ
り、耐圧を大きくすることもできる。Further, by connecting the protection diodes D1, D2 to the protection diodes D3, D4 ..., The breakdown voltage can be increased.
【００１８】図１に示すように、ゲートＰｏｌｙＳｉ層
１７および保護ダイオードＤ１，Ｄ２の上には、リンを
含まない堆積層８が形成されている。堆積層８の上には
ＰＳＧ（リンシリコングラス）層間絶縁膜９が形成され
ている。As shown in FIG. 1, a deposition layer 8 containing no phosphorus is formed on the gate PolySi layer 17 and the protection diodes D1 and D2. A PSG (phosphorus silicon glass) interlayer insulating film 9 is formed on the deposited layer 8.
【００１９】本実施例においては、第１導電型としてＮ
型を、第２導電型としてＰ型を採用した。またＰ型ウェ
ル領域４およびＰ+型領域５で第２導電型領域を構成し
ている。In this embodiment, the first conductivity type is N
As a mold, P-type was adopted as the second conductivity type. The P type well region 4 and the P + type region 5 form a second conductivity type region.
【００２０】このように、本実施例においては、ゲート
ＰｏｌｙＳｉ層１７とダイオードＰｏｌｙＳｉ層１８を
分断させ、ソースアルミ配線部２３によって、保護ダイ
オードＤ２のアノードとソース部６を接続する。これに
より、図１に示す様にソースアルミ配線部２３を一体と
することができ、アルミ配線のパターンニングが容易と
なる。As described above, in this embodiment, the gate PolySi layer 17 and the diode PolySi layer 18 are separated, and the source aluminum wiring portion 23 connects the anode of the protection diode D2 and the source portion 6. As a result, the source aluminum wiring portion 23 can be integrated as shown in FIG. 1, and the patterning of the aluminum wiring becomes easy.
【００２１】保護素子付きＦＥＴ３０の製造方法につい
て図３〜図５を用いて説明する。まず、図３Ａに示すよ
うに、Ｎ+型半導体基板２の上に、エピキャシタル成長
法によりＮ-型層３を形成した後、Ｎ-型層３の表面を熱
酸化し、選択的にエッチングしてシリコン酸化膜２３を
形成する。つぎに、シリコン酸化膜２３をマスクとして
ボロンをイオン注入する。これにより、Ｐ型ウェル領域
４、１２が形成される。 その際、アニールを行なうこ
とにより、Ｎ-型層３の表面にフィールド酸化膜１５が
形成される。フィールド酸化膜１５を選択的にエッチン
グした後、ゲート絶縁膜１３を形成する（図３Ｂ参
照）。A method of manufacturing the FET 30 with the protective element will be described with reference to FIGS. First, as shown in FIG. 3A, above the N + -type semiconductor substrate 2, N by Epikyashitaru deposition - after forming a mold layer 3, N - the surface of the mold layer 3 is thermally oxidized selectively etched Forming a silicon oxide film 23. Next, boron is ion-implanted using the silicon oxide film 23 as a mask. As a result, the P-type well regions 4 and 12 are formed. At that time, by performing annealing, the field oxide film 15 is formed on the surface of the N − type layer 3. After selectively etching the field oxide film 15, the gate insulating film 13 is formed (see FIG. 3B).
【００２２】前記フィールド酸化膜１５およびゲート絶
縁膜１３の上に、化学気相成長（ＣＶＤ）法を用いて、
ポリシリコンを堆積させ、フォトレジストによるパター
ンを形成した後、エッチングをおこなう。これにより、
図３Ｃに示すように、ゲートＰｏｌｙＳｉ層１７および
保護素子層であるダイオードＰｏｌｙＳｉ層１８が形成
される。On the field oxide film 15 and the gate insulating film 13, a chemical vapor deposition (CVD) method is used,
After depositing polysilicon and forming a pattern with photoresist, etching is performed. This allows
As shown in FIG. 3C, a gate PolySi layer 17 and a diode PolySi layer 18 which is a protective element layer are formed.
【００２３】つぎに、ゲートＰｏｌｙＳｉ層１７、ダイ
オードＰｏｌｙＳｉ層１８およびフィールド酸化膜１５
をマスクとしてボロンイオン注入し、前記Ｐ型ウェル領
域４よりも浅いＰ+型領域５を形成する（図４Ａ参
照）。この際、ゲートＰｏｌｙＳｉ層１７およびダイオ
ードＰｏｌｙＳｉ層１８もＰ型となる。Next, the gate PolySi layer 17, the diode PolySi layer 18 and the field oxide film 15 are formed.
Is used as a mask to implant boron ions to form a P + type region 5 shallower than the P type well region 4 (see FIG. 4A). At this time, the gate PolySi layer 17 and the diode PolySi layer 18 are also P-type.
【００２４】つぎに、ゲートＰｏｌｙＳｉ層１７、ダイ
オードＰｏｌｙＳｉ層１８をマスクとして、ゲート絶縁
膜１３を選択的に除去した後、図４Ｂに示すようにフォ
トレジスト３５を形成しリンをイオン注入する。これに
より、図４Ｃに示すように、Ｐ+型領域５にＮ型のソー
ス部６が形成される。なお、ソース部６は、Ｎ-型層３
との間にＮチャネルとして機能するＰ+型領域１４を形
成するようにして、形成される。また、前記イオン注入
により、ゲートＰｏｌｙＳｉ層１７についてはフォトレ
ジスト３５で覆われていた部分１９を除き、Ｎ型とな
る。Next, the gate insulating film 13 is selectively removed using the gate PolySi layer 17 and the diode PolySi layer 18 as a mask, and then a photoresist 35 is formed and phosphorus is ion-implanted as shown in FIG. 4B. As a result, as shown in FIG. 4C, the N type source portion 6 is formed in the P + type region 5. In addition, the source portion 6 is the N − type layer 3
Is formed so as to form a P + -type region 14 which functions as an N channel between and. Further, the ion implantation makes the gate PolySi layer 17 N-type except for the portion 19 covered with the photoresist 35.
【００２５】フォトレジスト３５を除去した後、ＣＶＤ
法を用いて、図５Ａに示す様に全面に堆積層８をピュア
ＣＶＤ膜として、４００ｎｍの膜厚で形成する。なお、
ピュアＣＶＤ膜とは、形成不純物を含まないＣＶＤ膜を
いう。つぎに、ＣＶＤ法を用いて図５Ｂに示すように、
ＰＳＧ（リンシリコングラス）層間絶縁膜９を２００ｎ
ｍの膜厚で形成する。After removing the photoresist 35, CVD
5A, the deposition layer 8 is formed as a pure CVD film with a thickness of 400 nm on the entire surface as shown in FIG. 5A. In addition,
The pure CVD film is a CVD film containing no formation impurities. Next, as shown in FIG. 5B using the CVD method,
The PSG (phosphorus silicon glass) interlayer insulating film 9 has a thickness of 200n.
It is formed with a film thickness of m.
【００２６】つぎに、ソース部６のアニールを行なうこ
とにより、堆積層８および層間絶縁膜９を緻密な膜にす
る。このように、イオン注入しＣＶＤ膜を形成した後、
アニール行なうことにより、ソース部６のアニールが、
同時に堆積層８および層間絶縁膜９の熱処理工程を兼ね
ることができ、熱処理工程を減らすことができる。Next, the source portion 6 is annealed to make the deposited layer 8 and the interlayer insulating film 9 a dense film. Thus, after ion implantation and formation of a CVD film,
By performing the annealing, the source part 6 is annealed,
At the same time, the heat treatment process for the deposited layer 8 and the interlayer insulating film 9 can also be performed, and the heat treatment process can be reduced.
【００２７】その後、堆積層８および層間絶縁膜９に、
開口を形成し全面にアルミニウム蒸着を行なった後、パ
ターニングして、ソースアルミ配線部２３、ゲートアル
ミ配線部２１を形成する（図１参照）。After that, the deposited layer 8 and the interlayer insulating film 9 are
After forming an opening and depositing aluminum on the entire surface, patterning is performed to form a source aluminum wiring portion 23 and a gate aluminum wiring portion 21 (see FIG. 1).
【００２８】このように、本実施例においては、保護ダ
イオードＤ１，Ｄ２と層間絶縁膜９との間に、リンを含
まない堆積層８が形成されている。したがって、層間絶
縁膜９中のリンが保護ダイオードＤ１，Ｄ２に拡散する
ことがない。これにより、保護ダイオードＤ１，Ｄ２の
もれ電流、耐圧および電気特性が劣化することを防止で
きる。As described above, in this embodiment, the deposition layer 8 containing no phosphorus is formed between the protection diodes D1 and D2 and the interlayer insulating film 9. Therefore, phosphorus in the interlayer insulating film 9 does not diffuse into the protection diodes D1 and D2. As a result, it is possible to prevent the leakage current, breakdown voltage, and electrical characteristics of the protection diodes D1 and D2 from being deteriorated.
【００２９】さらに、前記堆積層８は、ＣＶＤ法により
形成される。したがって、保護ダイオードＤ１，Ｄ２の
表面を熱酸化した場合と比べると、余分な熱処理工程が
不要であるばかりでなく、熱処理による保護ダイオード
Ｄ１，Ｄ２の特性変動も防止できる。すなわち、ダイオ
ードという高い不純物管理を要求される素子であって
も、当初の設計特性を有する素子を提供することができ
る。Further, the deposition layer 8 is formed by the CVD method. Therefore, as compared with the case where the surfaces of the protection diodes D1 and D2 are thermally oxidized, not only an extra heat treatment step is unnecessary, but also the characteristic variation of the protection diodes D1 and D2 due to the heat treatment can be prevented. That is, even if the element is a diode that requires high impurity management, it is possible to provide an element having initial design characteristics.
【００３０】また、堆積層８の上にＰＳＧ層間絶縁膜９
を形成しているので、ゲッタリング効果も期待できる。
さらに、保護膜として、堆積層８および層間絶縁膜９と
いう異なる材質の２重構造で構成されている。したがっ
て、エッチングレートの異なるエッチング液を用いるこ
とにより、コンタクト形成の際、段差のなめらかなテー
パを作ることができる。The PSG interlayer insulating film 9 is formed on the deposited layer 8.
Since this is formed, a gettering effect can also be expected.
Further, as the protective film, the deposition layer 8 and the interlayer insulating film 9 have a double structure of different materials. Therefore, by using etching liquids having different etching rates, it is possible to form a taper with a smooth step when forming a contact.
【００３１】なお、上記実施例においては、Ｎチャネル
トランジスタにて説明したが、Ｐチャネルトランジスタ
に採用してもよい。In the above embodiment, the N-channel transistor has been explained, but it may be adopted as a P-channel transistor.
【００３２】また、図３Ｃにおいて、ゲートＰｏｌｙＳ
ｉ層１７、ダイオードＰｏｌｙＳｉ層１８を一旦Ｐ型に
した後、図４Ｃにて、リンをイオン注入して、Ｎ型とし
たが、図３Ｃにおいて、フォトレジストを用いて、ダイ
オードＰｏｌｙＳｉ層１８のうちＰ型とする部分にの
み、ボロンをイオン注入するようにしてもよい。これに
より、保護ダイオードＤ１，Ｄ２のＮ型領域の抵抗を小
さくすることができる。なお、本実施例においては、ゲ
ートＰｏｌｙＳｉ電極１７とダイオードＰｏｌｙＳｉ電
極１８を分断させ、ソースアルミ配線部２３によって、
保護ダイオードＤ２のアノードとソース部６を接続して
いる。しかし、保護ダイオードが半導体基板の上に形成
される保護ダイオード付きＭＯＳＦＥＴであれば、どの
ような喪のでもよく、例えば、図１に示す従来の保護ダ
イオード付きＭＯＳＦＥＴであってもよい。Further, in FIG. 3C, the gate PolyS
After the i layer 17 and the diode PolySi layer 18 are once made P-type, phosphorus is ion-implanted to make them N-type in FIG. 4C. Boron may be ion-implanted only in the P-type portion. As a result, the resistance of the N-type regions of the protection diodes D1 and D2 can be reduced. In this embodiment, the gate PolySi electrode 17 and the diode PolySi electrode 18 are separated, and the source aluminum wiring portion 23
The anode of the protection diode D2 and the source part 6 are connected. However, any protection MOSFET may be used as long as the protection diode is formed on the semiconductor substrate, and for example, the conventional protection diode-equipped MOSFET shown in FIG. 1 may be used.
【００３３】また、本実施例においては、ゲートＰｏｌ
ｙＳｉ層１７の上にも、ピュアＣＶＤ膜を形成したが、
ダイオードＰｏｌｙＳｉ層１８の上だけにピュアＣＶＤ
膜を形成するようにしてもよい。Further, in this embodiment, the gate Pol is used.
A pure CVD film was also formed on the ySi layer 17,
Pure CVD only on the diode PolySi layer 18
A film may be formed.
【００３４】[0034]
【発明の効果】請求項１のゲート絶縁膜保護ダイオード
を有するＭＯＳＦＥＴにおいては、前記ダイオードと前
記層間絶縁膜との間にリンを含まない堆積層を設けてい
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。In the MOSFET having the gate insulating film protection diode according to the first aspect of the present invention, the phosphorus-free deposited layer is provided between the diode and the interlayer insulating film. Therefore, diffusion of phosphorus in the interlayer insulating film into the diode can be prevented. That is, it is possible to provide a MOSFET having a gate insulating film protection diode having excellent characteristics.
【００３５】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。In the method of forming an interlayer insulating film for a MOSFET according to a second aspect of the present invention, the interlayer insulating film is formed after vapor deposition of a phosphorus-free deposited layer on the protective element layer. Therefore, diffusion of phosphorus in the interlayer insulating film into the diode can be prevented. That is, it is possible to provide a MOSFET having a gate insulating film protection diode having excellent characteristics.
【図１】本発明にかかるゲート絶縁膜保護ダイオードを
有するＭＯＳＦＥＴ３０を示す要部断面図である。FIG. 1 is a cross-sectional view of essential parts showing a MOSFET 30 having a gate insulating film protection diode according to the present invention.
【図２】ゲートＰｏｌｙＳｉ層１７とダイオードＰｏｌ
ｙＳｉ層１８との接続を説明するための図である。FIG. 2 is a gate PolySi layer 17 and a diode Pol.
FIG. 6 is a diagram for explaining the connection with the ySi layer 18.
【図３】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。FIG. 3 MOSF having a gate insulating film protection diode
It is a figure which shows the manufacturing process of ET30.
【図４】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。FIG. 4 is a MOSF having a gate insulating film protection diode.
It is a figure which shows the manufacturing process of ET30.
【図５】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。FIG. 5: MOSF having a gate insulating film protection diode
It is a figure which shows the manufacturing process of ET30.
【図６】従来のゲート絶縁膜保護ダイオードを有するＭ
ＯＳＦＥＴ３１を示す要部断面図である。FIG. 6 is an M having a conventional gate insulating film protection diode.
It is a principal part sectional view which shows OSFET31.
２・・・・・・・Ｎ+型半導体基板 ３・・・・・・・Ｎ-型層 ４・・・・・・・Ｐ型ウェル領域 ５・・・・・・・Ｐ+型領域 ６・・・・・・・ソース部 ８・・・・・・・堆積層 ９・・・・・・・層間絶縁膜 １３・・・・・・ゲート絶縁膜 １４・・・・・・Ｐ+型領域 １５・・・・・・フィールド絶縁膜 １７・・・・・・ゲートＰｏｌｙＳｉ層 ２１・・・・・・ゲートアルミ配線部 ２３・・・・・・ソースアルミ配線部 Ｄ１，Ｄ２・・・保護ダイオード2 · · · · · · · N + -type semiconductor substrate 3 · · · · · · · N - -type layer 4 · · · · · · · P-type well region 5 · · · · · · · P + -type region 6 ··· Source part 8 ··· Deposition layer 9 ··· · Interlayer insulating film 13 ··· Gate insulating film 14 ··· P + type Area 15: Field insulating film 17: Gate PolySi layer 21: Gate aluminum wiring 23: Source aluminum wiring D1, D2 ... Protection diode
Claims (2)
Ｔ、 a1)ドレイン部として用いられる第１導電型の半導体基
板、 a2)前記半導体基板の表面に形成された第２導電型領
域、 a3)前記ドレイン部との間にチャネル部を形成するよう
に、前記第２導電型領域内に設けられたソース部、 a4)前記チャネル部上に形成されたゲート絶縁膜、 a5)前記ゲート絶縁膜の上に形成されたゲート電極、 Ｂ）前記半導体基板の上に形成された第１絶縁膜、 Ｃ）前記第１絶縁膜の上に形成されたダイオードであっ
て、一端が前記ゲート電極に電気的に接続されており、
他端が前記ソース部に電気的に接続されているＭＯＳＦ
ＥＴのゲート絶縁膜保護用のダイオード、 Ｄ）前記ダイオードを覆うとともに、リンを含む層間絶
縁膜、 を備えたＭＯＳＦＥＴにおいて、 前記ダイオードと前記層間絶縁膜との間にリンを含まな
い堆積層を設けたことを特徴とするゲート絶縁膜保護ダ
イオードを有するＭＯＳＦＥＴ。1. A) MOSFE having the following a1) to a5):
T, a1) a first conductivity type semiconductor substrate used as a drain part, a2) a second conductivity type region formed on the surface of the semiconductor substrate, a3) a channel part is formed between the drain part and A source portion provided in the second conductivity type region, a4) a gate insulating film formed on the channel portion, a5) a gate electrode formed on the gate insulating film, and B) of the semiconductor substrate. A first insulating film formed thereon, C) a diode formed on the first insulating film, one end of which is electrically connected to the gate electrode,
MOSF whose other end is electrically connected to the source part
A diode for protecting a gate insulating film of ET, D) An interlayer insulating film which covers the diode and contains phosphorus, and a deposition layer which does not contain phosphorus is provided between the diode and the interlayer insulating film. A MOSFET having a gate insulating film protection diode.
の上に、リンを含む層間絶縁膜を形成する方法におい
て、 1)直列的に接続された逆方向のＰＮ接合を有し、 2)一端がＭＯＳＦＥＴのソース部に電気的に接続され、 3)他端がＭＯＳＦＥＴのゲート電極に電気的に接続され
ている、 Ｂ）前記保護素子層の上にリンを含まない堆積層を化学
気相成長させた後、前記層間絶縁膜を形成すること、 を特徴とするＭＯＳＦＥＴの層間絶縁膜形成方法。2. A method for forming an inter-layer insulating film containing phosphorus on a protective element layer characterized by the following 1) to 3), 1) a series-connected reverse PN junction. 2) One end is electrically connected to the source part of the MOSFET, 3) The other end is electrically connected to the gate electrode of the MOSFET, B) No phosphorus is contained on the protection element layer. A method for forming an interlayer insulating film of MOSFET, comprising forming the interlayer insulating film after chemical vapor deposition of a deposited layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478093A JPH07202181A (en) | 1993-12-28 | 1993-12-28 | Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478093A JPH07202181A (en) | 1993-12-28 | 1993-12-28 | Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating film |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202181A true JPH07202181A (en) | 1995-08-04 |
Family
ID=18281156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33478093A Pending JPH07202181A (en) | 1993-12-28 | 1993-12-28 | Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating film |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202181A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (en) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | Field effect MOS transistor |
-
1993
- 1993-12-28 JP JP33478093A patent/JPH07202181A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (en) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | Field effect MOS transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4889829A (en) | Method for producing a semiconductor device having a silicon-on-insulator structure | |
| US6737704B1 (en) | Transistor and method of manufacturing the same | |
| KR970077674A (en) | Manufacturing method of semiconductor integrated circuit device | |
| US5705845A (en) | Semiconductor device with particular metal silicide film | |
| US6211046B1 (en) | Method of manufacturing a semiconductor device | |
| KR100298915B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6884684B2 (en) | High density trench power MOSFET structure and fabrication method thereof | |
| KR100314715B1 (en) | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same | |
| US6100186A (en) | Method of selectively forming a contact in a contact hole | |
| US6153919A (en) | Bipolar transistor with polysilicon dummy emitter | |
| JPH07202181A (en) | Mosfet with gate insulating film protection diode and manufacture of mosfet interlayer insulating film | |
| JP2000243952A (en) | Semiconductor device and manufacture thereof | |
| JPH1064898A (en) | Method for manufacturing semiconductor device | |
| JP3071615B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6525401B2 (en) | Semiconductor device for integrated injection logic cell and process for fabricating the same | |
| JPH03259564A (en) | Manufacture of semiconductor device | |
| JPH0466108B2 (en) | ||
| KR20010004934A (en) | Method of manufacturing semiconductor device | |
| KR0184620B1 (en) | Semiconductor device and its manufacturing method | |
| JPH0521374A (en) | Semiconductor device and manufacture of the same | |
| KR19990029508A (en) | A method of forming a narrow silicon thermal oxide side insulating region in a semiconductor substrate, and a MOS semiconductor device manufactured by the method | |
| JPS61251164A (en) | Manufacture of bi-mis integrated circuit | |
| JPH05235290A (en) | Semiconductor device and its manufacture | |
| JP2003133432A (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPH0290671A (en) | Manufacture of semiconductor integrated circuit |