JPH07202181A - ゲート絶縁膜保護ダイオードを有するｍｏｓｆｅｔおよびｍｏｓｆｅｔの層間絶縁膜形成方法 - Google Patents
ゲート絶縁膜保護ダイオードを有するｍｏｓｆｅｔおよびｍｏｓｆｅｔの層間絶縁膜形成方法Info
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- JPH07202181A JPH07202181A JP33478093A JP33478093A JPH07202181A JP H07202181 A JPH07202181 A JP H07202181A JP 33478093 A JP33478093 A JP 33478093A JP 33478093 A JP33478093 A JP 33478093A JP H07202181 A JPH07202181 A JP H07202181A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れた特性を持つゲート絶縁膜保護ダイオー
ドを有するＭＯＳＦＥＴを提供する。 【構成】 保護ダイオードＤ１，Ｄ２の上に、リンを含
まない堆積層８が形成されている。したがって、層間絶
縁膜９中のリンが保護ダイオードＤ１，Ｄ２に拡散する
ことがない。これにより、保護ダイオードＤ１，Ｄ２の
もれ電流、耐圧および電気特性の劣化を防止できる。ま
た、保護ダイオードＤ１，Ｄ２の表面を熱酸化した場合
と比べると、余分な熱処理工程が不要であるばかりでな
く、熱処理による保護ダイオードＤ１，Ｄ２の特性変動
も防止できる。
ドを有するＭＯＳＦＥＴを提供する。 【構成】 保護ダイオードＤ１，Ｄ２の上に、リンを含
まない堆積層８が形成されている。したがって、層間絶
縁膜９中のリンが保護ダイオードＤ１，Ｄ２に拡散する
ことがない。これにより、保護ダイオードＤ１，Ｄ２の
もれ電流、耐圧および電気特性の劣化を防止できる。ま
た、保護ダイオードＤ１，Ｄ２の表面を熱酸化した場合
と比べると、余分な熱処理工程が不要であるばかりでな
く、熱処理による保護ダイオードＤ１，Ｄ２の特性変動
も防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、ゲート絶縁膜保護ダ
イオードを有するＭＯＳＦＥＴに関するものであり、特
にそのゲート絶縁膜保護ダイオード特性の向上に関す
る。
イオードを有するＭＯＳＦＥＴに関するものであり、特
にそのゲート絶縁膜保護ダイオード特性の向上に関す
る。
【０００２】
【従来の技術】特開昭58-25264公報には、図６に示すゲ
ート絶縁膜保護ダイオードを有するＭＯＳＦＥＴ（保護
素子付きＦＥＴという）３１が開示されている。保護素
子付きＦＥＴ３１は、半導体基板２をドレインとして用
いた立型のＦＥＴであり、ソース部６、ゲートＰｏｌｙ
Ｓｉ層１７、およびゲート絶縁膜（ＳｉＯ2）１３を備
えている。保護素子付きＦＥＴ３１は、ゲートＰｏｌｙ
Ｓｉ層１７にしきい値電圧を越えるゲート電圧を印加す
ると、チャネル領域１４にチャネルが形成される。 ゲ
ートＰｏｌｙＳｉ層１７には、保護ダイオードＤ２のカ
ソードが接続されている。前記保護ダイオードＤ２のア
ノードには、保護ダイオードＤ１のアノードが接続され
ている。保護ダイオードＤ１のカソードは、電極２２、
ソースアルミ配線部２３を介してソース部６と電気的に
接続されている。すなわち、ソース部６とゲートＰｏｌ
ｙＳｉ層１７は、互いに逆方向のＰＮ接合を有する保護
ダイオードＤ１，Ｄ２を介して接続されている。
ート絶縁膜保護ダイオードを有するＭＯＳＦＥＴ（保護
素子付きＦＥＴという）３１が開示されている。保護素
子付きＦＥＴ３１は、半導体基板２をドレインとして用
いた立型のＦＥＴであり、ソース部６、ゲートＰｏｌｙ
Ｓｉ層１７、およびゲート絶縁膜（ＳｉＯ2）１３を備
えている。保護素子付きＦＥＴ３１は、ゲートＰｏｌｙ
Ｓｉ層１７にしきい値電圧を越えるゲート電圧を印加す
ると、チャネル領域１４にチャネルが形成される。 ゲ
ートＰｏｌｙＳｉ層１７には、保護ダイオードＤ２のカ
ソードが接続されている。前記保護ダイオードＤ２のア
ノードには、保護ダイオードＤ１のアノードが接続され
ている。保護ダイオードＤ１のカソードは、電極２２、
ソースアルミ配線部２３を介してソース部６と電気的に
接続されている。すなわち、ソース部６とゲートＰｏｌ
ｙＳｉ層１７は、互いに逆方向のＰＮ接合を有する保護
ダイオードＤ１，Ｄ２を介して接続されている。
【０００３】前記保護ダイオードＤ１，Ｄ２のブレーク
ダウンポイントは、ゲート絶縁膜１３の耐圧より低く設
定されているので、ゲート電極２１に高電圧が印加され
ても、ゲート絶縁膜１３を保護することができる。
ダウンポイントは、ゲート絶縁膜１３の耐圧より低く設
定されているので、ゲート電極２１に高電圧が印加され
ても、ゲート絶縁膜１３を保護することができる。
【０００４】ゲートＰｏｌｙＳｉ層１７および保護ダイ
オードＤ１，Ｄ２が形成されている半導体層の上には、
ＰＳＧ（リンシリコングラス）層間絶縁膜９が保護膜と
して形成されている。
オードＤ１，Ｄ２が形成されている半導体層の上には、
ＰＳＧ（リンシリコングラス）層間絶縁膜９が保護膜と
して形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような保護素子付きＦＥＴ３１においては、前記層間絶
縁膜９に含まれるリンが保護ダイオードＤ１，Ｄ２中に
拡散し、保護ダイオードＤ１，Ｄ２のもれ電流、耐圧お
よび電気特性が劣化するという問題があった。
ような保護素子付きＦＥＴ３１においては、前記層間絶
縁膜９に含まれるリンが保護ダイオードＤ１，Ｄ２中に
拡散し、保護ダイオードＤ１，Ｄ２のもれ電流、耐圧お
よび電気特性が劣化するという問題があった。
【０００６】このような問題を防止するため、前記保護
ダイオードＤ１，Ｄ２の上に層間絶縁膜９を形成する前
に、前記保護ダイオードＤ１，Ｄ２の表面を熱酸化し、
薄いシリコン酸化膜を形成しておくことも考えられる。
しかし、余分な熱処理工程が必要となるばかりでなく、
当該熱処理工程により、前記保護ダイオードＤ１，Ｄ２
の特性が変動するおそれがある。
ダイオードＤ１，Ｄ２の上に層間絶縁膜９を形成する前
に、前記保護ダイオードＤ１，Ｄ２の表面を熱酸化し、
薄いシリコン酸化膜を形成しておくことも考えられる。
しかし、余分な熱処理工程が必要となるばかりでなく、
当該熱処理工程により、前記保護ダイオードＤ１，Ｄ２
の特性が変動するおそれがある。
【０００７】この発明は、上記のような問題点を解決
し、優れた特性を持つゲート絶縁膜保護ダイオードを有
するＭＯＳＦＥＴを提供することを目的とする。
し、優れた特性を持つゲート絶縁膜保護ダイオードを有
するＭＯＳＦＥＴを提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１のゲート絶縁膜
保護ダイオードを有するＭＯＳＦＥＴにおいては、前記
ダイオードと前記層間絶縁膜との間にリンを含まない堆
積層を設けたことを特徴とする。
保護ダイオードを有するＭＯＳＦＥＴにおいては、前記
ダイオードと前記層間絶縁膜との間にリンを含まない堆
積層を設けたことを特徴とする。
【０００９】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法は、前記保護素子層の上にリンを含まない堆積層を
気相成長させた後、前記層間絶縁膜を形成することを特
徴とする。
方法は、前記保護素子層の上にリンを含まない堆積層を
気相成長させた後、前記層間絶縁膜を形成することを特
徴とする。
【００１０】
【作用】請求項１のゲート絶縁膜保護ダイオードを有す
るＭＯＳＦＥＴにおいては、前記ダイオードと前記層間
絶縁膜との間にリンを含まない堆積層を設けている。し
たがって、前記層間絶縁膜中のリンの前記ダイオードへ
の拡散を防止できる。
るＭＯＳＦＥＴにおいては、前記ダイオードと前記層間
絶縁膜との間にリンを含まない堆積層を設けている。し
たがって、前記層間絶縁膜中のリンの前記ダイオードへ
の拡散を防止できる。
【００１１】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記保護素
子層への拡散を防止できる。
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記保護素
子層への拡散を防止できる。
【００１２】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に、本発明にかかるゲート絶縁膜保護ダイオー
ドを有するＭＯＳＦＥＴ（以下保護素子付きＦＥＴとい
う）３０を示す。
る。図１に、本発明にかかるゲート絶縁膜保護ダイオー
ドを有するＭＯＳＦＥＴ（以下保護素子付きＦＥＴとい
う）３０を示す。
【００１３】保護素子付きＦＥＴ３０は、ドレインとし
て用いられるＮ+型半導体基板２の上に、エピキャシタ
ル成長により形成されたＮ-型層３が設けられている。
Ｎ-型層３には、Ｐ型ウェル領域４、１２が形成されて
いる。Ｐ型ウェル領域４には、Ｐ+型領域５が形成され
ている。Ｐ+型領域５にはＮ+型のソース部６が形成され
ている。ソース部６とＮ-型層３の間のＰ+型領域１４の
上には、ゲート絶縁膜１３が形成されている。ゲート絶
縁膜１３の上には、ゲートＰｏｌｙＳｉ層１７が形成さ
れている。本実施例においては、ゲートＰｏｌｙＳｉ層
１７がゲート電極を構成する。ゲートＰｏｌｙＳｉ層１
７にしきい値電圧を越える電圧を印加することにより、
Ｐ+型領域１４にはＮチャネルが形成される。
て用いられるＮ+型半導体基板２の上に、エピキャシタ
ル成長により形成されたＮ-型層３が設けられている。
Ｎ-型層３には、Ｐ型ウェル領域４、１２が形成されて
いる。Ｐ型ウェル領域４には、Ｐ+型領域５が形成され
ている。Ｐ+型領域５にはＮ+型のソース部６が形成され
ている。ソース部６とＮ-型層３の間のＰ+型領域１４の
上には、ゲート絶縁膜１３が形成されている。ゲート絶
縁膜１３の上には、ゲートＰｏｌｙＳｉ層１７が形成さ
れている。本実施例においては、ゲートＰｏｌｙＳｉ層
１７がゲート電極を構成する。ゲートＰｏｌｙＳｉ層１
７にしきい値電圧を越える電圧を印加することにより、
Ｐ+型領域１４にはＮチャネルが形成される。
【００１４】Ｐ型ウェル領域１２の上には、第１絶縁膜
であるフィールド絶縁膜１５が形成されている。フィー
ルド絶縁膜１５の上には、保護ダイオードＤ１，Ｄ２が
形成されている。
であるフィールド絶縁膜１５が形成されている。フィー
ルド絶縁膜１５の上には、保護ダイオードＤ１，Ｄ２が
形成されている。
【００１５】保護ダイオードＤ１のカソードはゲートア
ルミ配線部２１に接続されており、保護ダイオードＤ１
のアノードは保護ダイオードＤ１のアノードに接続され
ている。保護ダイオードＤ２のカソードは、ソースアル
ミ配線部２３を介してソース部６と電気的に接続されて
いる。なお、ゲートＰｏｌｙＳｉ層１７とゲートアルミ
配線部２１とは、図２に示すようにアルミ配線によって
接続されている。
ルミ配線部２１に接続されており、保護ダイオードＤ１
のアノードは保護ダイオードＤ１のアノードに接続され
ている。保護ダイオードＤ２のカソードは、ソースアル
ミ配線部２３を介してソース部６と電気的に接続されて
いる。なお、ゲートＰｏｌｙＳｉ層１７とゲートアルミ
配線部２１とは、図２に示すようにアルミ配線によって
接続されている。
【００１６】すなわち、ソース部６とゲートＰｏｌｙＳ
ｉ層１７は、互いに逆方向のＰＮ接合を有する保護ダイ
オードＤ１，Ｄ２を介して接続されている。保護ダイオ
ードＤ１，Ｄ２のブレークダウンポイントは、ゲート絶
縁膜１３の耐圧より低く設定されている。
ｉ層１７は、互いに逆方向のＰＮ接合を有する保護ダイ
オードＤ１，Ｄ２を介して接続されている。保護ダイオ
ードＤ１，Ｄ２のブレークダウンポイントは、ゲート絶
縁膜１３の耐圧より低く設定されている。
【００１７】また、保護ダイオードＤ１，Ｄ２にさらに
保護ダイオードＤ３，Ｄ４・・・と接続することによ
り、耐圧を大きくすることもできる。
保護ダイオードＤ３，Ｄ４・・・と接続することによ
り、耐圧を大きくすることもできる。
【００１８】図１に示すように、ゲートＰｏｌｙＳｉ層
１７および保護ダイオードＤ１，Ｄ２の上には、リンを
含まない堆積層８が形成されている。堆積層８の上には
ＰＳＧ（リンシリコングラス）層間絶縁膜９が形成され
ている。
１７および保護ダイオードＤ１，Ｄ２の上には、リンを
含まない堆積層８が形成されている。堆積層８の上には
ＰＳＧ（リンシリコングラス）層間絶縁膜９が形成され
ている。
【００１９】本実施例においては、第１導電型としてＮ
型を、第２導電型としてＰ型を採用した。またＰ型ウェ
ル領域４およびＰ+型領域５で第２導電型領域を構成し
ている。
型を、第２導電型としてＰ型を採用した。またＰ型ウェ
ル領域４およびＰ+型領域５で第２導電型領域を構成し
ている。
【００２０】このように、本実施例においては、ゲート
ＰｏｌｙＳｉ層１７とダイオードＰｏｌｙＳｉ層１８を
分断させ、ソースアルミ配線部２３によって、保護ダイ
オードＤ２のアノードとソース部６を接続する。これに
より、図１に示す様にソースアルミ配線部２３を一体と
することができ、アルミ配線のパターンニングが容易と
なる。
ＰｏｌｙＳｉ層１７とダイオードＰｏｌｙＳｉ層１８を
分断させ、ソースアルミ配線部２３によって、保護ダイ
オードＤ２のアノードとソース部６を接続する。これに
より、図１に示す様にソースアルミ配線部２３を一体と
することができ、アルミ配線のパターンニングが容易と
なる。
【００２１】保護素子付きＦＥＴ３０の製造方法につい
て図３〜図５を用いて説明する。まず、図３Ａに示すよ
うに、Ｎ+型半導体基板２の上に、エピキャシタル成長
法によりＮ-型層３を形成した後、Ｎ-型層３の表面を熱
酸化し、選択的にエッチングしてシリコン酸化膜２３を
形成する。つぎに、シリコン酸化膜２３をマスクとして
ボロンをイオン注入する。これにより、Ｐ型ウェル領域
４、１２が形成される。 その際、アニールを行なうこ
とにより、Ｎ-型層３の表面にフィールド酸化膜１５が
形成される。フィールド酸化膜１５を選択的にエッチン
グした後、ゲート絶縁膜１３を形成する（図３Ｂ参
照）。
て図３〜図５を用いて説明する。まず、図３Ａに示すよ
うに、Ｎ+型半導体基板２の上に、エピキャシタル成長
法によりＮ-型層３を形成した後、Ｎ-型層３の表面を熱
酸化し、選択的にエッチングしてシリコン酸化膜２３を
形成する。つぎに、シリコン酸化膜２３をマスクとして
ボロンをイオン注入する。これにより、Ｐ型ウェル領域
４、１２が形成される。 その際、アニールを行なうこ
とにより、Ｎ-型層３の表面にフィールド酸化膜１５が
形成される。フィールド酸化膜１５を選択的にエッチン
グした後、ゲート絶縁膜１３を形成する（図３Ｂ参
照）。
【００２２】前記フィールド酸化膜１５およびゲート絶
縁膜１３の上に、化学気相成長（ＣＶＤ）法を用いて、
ポリシリコンを堆積させ、フォトレジストによるパター
ンを形成した後、エッチングをおこなう。これにより、
図３Ｃに示すように、ゲートＰｏｌｙＳｉ層１７および
保護素子層であるダイオードＰｏｌｙＳｉ層１８が形成
される。
縁膜１３の上に、化学気相成長（ＣＶＤ）法を用いて、
ポリシリコンを堆積させ、フォトレジストによるパター
ンを形成した後、エッチングをおこなう。これにより、
図３Ｃに示すように、ゲートＰｏｌｙＳｉ層１７および
保護素子層であるダイオードＰｏｌｙＳｉ層１８が形成
される。
【００２３】つぎに、ゲートＰｏｌｙＳｉ層１７、ダイ
オードＰｏｌｙＳｉ層１８およびフィールド酸化膜１５
をマスクとしてボロンイオン注入し、前記Ｐ型ウェル領
域４よりも浅いＰ+型領域５を形成する（図４Ａ参
照）。この際、ゲートＰｏｌｙＳｉ層１７およびダイオ
ードＰｏｌｙＳｉ層１８もＰ型となる。
オードＰｏｌｙＳｉ層１８およびフィールド酸化膜１５
をマスクとしてボロンイオン注入し、前記Ｐ型ウェル領
域４よりも浅いＰ+型領域５を形成する（図４Ａ参
照）。この際、ゲートＰｏｌｙＳｉ層１７およびダイオ
ードＰｏｌｙＳｉ層１８もＰ型となる。
【００２４】つぎに、ゲートＰｏｌｙＳｉ層１７、ダイ
オードＰｏｌｙＳｉ層１８をマスクとして、ゲート絶縁
膜１３を選択的に除去した後、図４Ｂに示すようにフォ
トレジスト３５を形成しリンをイオン注入する。これに
より、図４Ｃに示すように、Ｐ+型領域５にＮ型のソー
ス部６が形成される。なお、ソース部６は、Ｎ-型層３
との間にＮチャネルとして機能するＰ+型領域１４を形
成するようにして、形成される。また、前記イオン注入
により、ゲートＰｏｌｙＳｉ層１７についてはフォトレ
ジスト３５で覆われていた部分１９を除き、Ｎ型とな
る。
オードＰｏｌｙＳｉ層１８をマスクとして、ゲート絶縁
膜１３を選択的に除去した後、図４Ｂに示すようにフォ
トレジスト３５を形成しリンをイオン注入する。これに
より、図４Ｃに示すように、Ｐ+型領域５にＮ型のソー
ス部６が形成される。なお、ソース部６は、Ｎ-型層３
との間にＮチャネルとして機能するＰ+型領域１４を形
成するようにして、形成される。また、前記イオン注入
により、ゲートＰｏｌｙＳｉ層１７についてはフォトレ
ジスト３５で覆われていた部分１９を除き、Ｎ型とな
る。
【００２５】フォトレジスト３５を除去した後、ＣＶＤ
法を用いて、図５Ａに示す様に全面に堆積層８をピュア
ＣＶＤ膜として、４００ｎｍの膜厚で形成する。なお、
ピュアＣＶＤ膜とは、形成不純物を含まないＣＶＤ膜を
いう。つぎに、ＣＶＤ法を用いて図５Ｂに示すように、
ＰＳＧ（リンシリコングラス）層間絶縁膜９を２００ｎ
ｍの膜厚で形成する。
法を用いて、図５Ａに示す様に全面に堆積層８をピュア
ＣＶＤ膜として、４００ｎｍの膜厚で形成する。なお、
ピュアＣＶＤ膜とは、形成不純物を含まないＣＶＤ膜を
いう。つぎに、ＣＶＤ法を用いて図５Ｂに示すように、
ＰＳＧ（リンシリコングラス）層間絶縁膜９を２００ｎ
ｍの膜厚で形成する。
【００２６】つぎに、ソース部６のアニールを行なうこ
とにより、堆積層８および層間絶縁膜９を緻密な膜にす
る。このように、イオン注入しＣＶＤ膜を形成した後、
アニール行なうことにより、ソース部６のアニールが、
同時に堆積層８および層間絶縁膜９の熱処理工程を兼ね
ることができ、熱処理工程を減らすことができる。
とにより、堆積層８および層間絶縁膜９を緻密な膜にす
る。このように、イオン注入しＣＶＤ膜を形成した後、
アニール行なうことにより、ソース部６のアニールが、
同時に堆積層８および層間絶縁膜９の熱処理工程を兼ね
ることができ、熱処理工程を減らすことができる。
【００２７】その後、堆積層８および層間絶縁膜９に、
開口を形成し全面にアルミニウム蒸着を行なった後、パ
ターニングして、ソースアルミ配線部２３、ゲートアル
ミ配線部２１を形成する（図１参照）。
開口を形成し全面にアルミニウム蒸着を行なった後、パ
ターニングして、ソースアルミ配線部２３、ゲートアル
ミ配線部２１を形成する（図１参照）。
【００２８】このように、本実施例においては、保護ダ
イオードＤ１，Ｄ２と層間絶縁膜９との間に、リンを含
まない堆積層８が形成されている。したがって、層間絶
縁膜９中のリンが保護ダイオードＤ１，Ｄ２に拡散する
ことがない。これにより、保護ダイオードＤ１，Ｄ２の
もれ電流、耐圧および電気特性が劣化することを防止で
きる。
イオードＤ１，Ｄ２と層間絶縁膜９との間に、リンを含
まない堆積層８が形成されている。したがって、層間絶
縁膜９中のリンが保護ダイオードＤ１，Ｄ２に拡散する
ことがない。これにより、保護ダイオードＤ１，Ｄ２の
もれ電流、耐圧および電気特性が劣化することを防止で
きる。
【００２９】さらに、前記堆積層８は、ＣＶＤ法により
形成される。したがって、保護ダイオードＤ１，Ｄ２の
表面を熱酸化した場合と比べると、余分な熱処理工程が
不要であるばかりでなく、熱処理による保護ダイオード
Ｄ１，Ｄ２の特性変動も防止できる。すなわち、ダイオ
ードという高い不純物管理を要求される素子であって
も、当初の設計特性を有する素子を提供することができ
る。
形成される。したがって、保護ダイオードＤ１，Ｄ２の
表面を熱酸化した場合と比べると、余分な熱処理工程が
不要であるばかりでなく、熱処理による保護ダイオード
Ｄ１，Ｄ２の特性変動も防止できる。すなわち、ダイオ
ードという高い不純物管理を要求される素子であって
も、当初の設計特性を有する素子を提供することができ
る。
【００３０】また、堆積層８の上にＰＳＧ層間絶縁膜９
を形成しているので、ゲッタリング効果も期待できる。
さらに、保護膜として、堆積層８および層間絶縁膜９と
いう異なる材質の２重構造で構成されている。したがっ
て、エッチングレートの異なるエッチング液を用いるこ
とにより、コンタクト形成の際、段差のなめらかなテー
パを作ることができる。
を形成しているので、ゲッタリング効果も期待できる。
さらに、保護膜として、堆積層８および層間絶縁膜９と
いう異なる材質の２重構造で構成されている。したがっ
て、エッチングレートの異なるエッチング液を用いるこ
とにより、コンタクト形成の際、段差のなめらかなテー
パを作ることができる。
【００３１】なお、上記実施例においては、Ｎチャネル
トランジスタにて説明したが、Ｐチャネルトランジスタ
に採用してもよい。
トランジスタにて説明したが、Ｐチャネルトランジスタ
に採用してもよい。
【００３２】また、図３Ｃにおいて、ゲートＰｏｌｙＳ
ｉ層１７、ダイオードＰｏｌｙＳｉ層１８を一旦Ｐ型に
した後、図４Ｃにて、リンをイオン注入して、Ｎ型とし
たが、図３Ｃにおいて、フォトレジストを用いて、ダイ
オードＰｏｌｙＳｉ層１８のうちＰ型とする部分にの
み、ボロンをイオン注入するようにしてもよい。これに
より、保護ダイオードＤ１，Ｄ２のＮ型領域の抵抗を小
さくすることができる。なお、本実施例においては、ゲ
ートＰｏｌｙＳｉ電極１７とダイオードＰｏｌｙＳｉ電
極１８を分断させ、ソースアルミ配線部２３によって、
保護ダイオードＤ２のアノードとソース部６を接続して
いる。しかし、保護ダイオードが半導体基板の上に形成
される保護ダイオード付きＭＯＳＦＥＴであれば、どの
ような喪のでもよく、例えば、図１に示す従来の保護ダ
イオード付きＭＯＳＦＥＴであってもよい。
ｉ層１７、ダイオードＰｏｌｙＳｉ層１８を一旦Ｐ型に
した後、図４Ｃにて、リンをイオン注入して、Ｎ型とし
たが、図３Ｃにおいて、フォトレジストを用いて、ダイ
オードＰｏｌｙＳｉ層１８のうちＰ型とする部分にの
み、ボロンをイオン注入するようにしてもよい。これに
より、保護ダイオードＤ１，Ｄ２のＮ型領域の抵抗を小
さくすることができる。なお、本実施例においては、ゲ
ートＰｏｌｙＳｉ電極１７とダイオードＰｏｌｙＳｉ電
極１８を分断させ、ソースアルミ配線部２３によって、
保護ダイオードＤ２のアノードとソース部６を接続して
いる。しかし、保護ダイオードが半導体基板の上に形成
される保護ダイオード付きＭＯＳＦＥＴであれば、どの
ような喪のでもよく、例えば、図１に示す従来の保護ダ
イオード付きＭＯＳＦＥＴであってもよい。
【００３３】また、本実施例においては、ゲートＰｏｌ
ｙＳｉ層１７の上にも、ピュアＣＶＤ膜を形成したが、
ダイオードＰｏｌｙＳｉ層１８の上だけにピュアＣＶＤ
膜を形成するようにしてもよい。
ｙＳｉ層１７の上にも、ピュアＣＶＤ膜を形成したが、
ダイオードＰｏｌｙＳｉ層１８の上だけにピュアＣＶＤ
膜を形成するようにしてもよい。
【００３４】
【発明の効果】請求項１のゲート絶縁膜保護ダイオード
を有するＭＯＳＦＥＴにおいては、前記ダイオードと前
記層間絶縁膜との間にリンを含まない堆積層を設けてい
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。
を有するＭＯＳＦＥＴにおいては、前記ダイオードと前
記層間絶縁膜との間にリンを含まない堆積層を設けてい
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。
【００３５】請求項２のＭＯＳＦＥＴの層間絶縁膜形成
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。
方法においては、前記保護素子層の上にリンを含まない
堆積層を気相成長させた後、前記層間絶縁膜を形成す
る。したがって、前記層間絶縁膜中のリンの前記ダイオ
ードへの拡散を防止できる。すなわち、優れた特性を持
つゲート絶縁膜保護ダイオードを有するＭＯＳＦＥＴを
提供することができる。
【図１】本発明にかかるゲート絶縁膜保護ダイオードを
有するＭＯＳＦＥＴ３０を示す要部断面図である。
有するＭＯＳＦＥＴ３０を示す要部断面図である。
【図２】ゲートＰｏｌｙＳｉ層１７とダイオードＰｏｌ
ｙＳｉ層１８との接続を説明するための図である。
ｙＳｉ層１８との接続を説明するための図である。
【図３】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。
ＥＴ３０の製造工程を示す図である。
【図４】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。
ＥＴ３０の製造工程を示す図である。
【図５】ゲート絶縁膜保護ダイオードを有するＭＯＳＦ
ＥＴ３０の製造工程を示す図である。
ＥＴ３０の製造工程を示す図である。
【図６】従来のゲート絶縁膜保護ダイオードを有するＭ
ＯＳＦＥＴ３１を示す要部断面図である。
ＯＳＦＥＴ３１を示す要部断面図である。
２・・・・・・・Ｎ+型半導体基板 ３・・・・・・・Ｎ-型層 ４・・・・・・・Ｐ型ウェル領域 ５・・・・・・・Ｐ+型領域 ６・・・・・・・ソース部 ８・・・・・・・堆積層 ９・・・・・・・層間絶縁膜 １３・・・・・・ゲート絶縁膜 １４・・・・・・Ｐ+型領域 １５・・・・・・フィールド絶縁膜 １７・・・・・・ゲートＰｏｌｙＳｉ層 ２１・・・・・・ゲートアルミ配線部 ２３・・・・・・ソースアルミ配線部 Ｄ１，Ｄ２・・・保護ダイオード
Claims (2)
- 【請求項１】Ａ）以下のa1)〜a5)を有するＭＯＳＦＥ
Ｔ、 a1)ドレイン部として用いられる第１導電型の半導体基
板、 a2)前記半導体基板の表面に形成された第２導電型領
域、 a3)前記ドレイン部との間にチャネル部を形成するよう
に、前記第２導電型領域内に設けられたソース部、 a4)前記チャネル部上に形成されたゲート絶縁膜、 a5)前記ゲート絶縁膜の上に形成されたゲート電極、 Ｂ）前記半導体基板の上に形成された第１絶縁膜、 Ｃ）前記第１絶縁膜の上に形成されたダイオードであっ
て、一端が前記ゲート電極に電気的に接続されており、
他端が前記ソース部に電気的に接続されているＭＯＳＦ
ＥＴのゲート絶縁膜保護用のダイオード、 Ｄ）前記ダイオードを覆うとともに、リンを含む層間絶
縁膜、 を備えたＭＯＳＦＥＴにおいて、 前記ダイオードと前記層間絶縁膜との間にリンを含まな
い堆積層を設けたことを特徴とするゲート絶縁膜保護ダ
イオードを有するＭＯＳＦＥＴ。 - 【請求項２】Ａ）以下の1)〜3)を特徴とする保護素子層
の上に、リンを含む層間絶縁膜を形成する方法におい
て、 1)直列的に接続された逆方向のＰＮ接合を有し、 2)一端がＭＯＳＦＥＴのソース部に電気的に接続され、 3)他端がＭＯＳＦＥＴのゲート電極に電気的に接続され
ている、 Ｂ）前記保護素子層の上にリンを含まない堆積層を化学
気相成長させた後、前記層間絶縁膜を形成すること、 を特徴とするＭＯＳＦＥＴの層間絶縁膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478093A JPH07202181A (ja) | 1993-12-28 | 1993-12-28 | ゲート絶縁膜保護ダイオードを有するｍｏｓｆｅｔおよびｍｏｓｆｅｔの層間絶縁膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478093A JPH07202181A (ja) | 1993-12-28 | 1993-12-28 | ゲート絶縁膜保護ダイオードを有するｍｏｓｆｅｔおよびｍｏｓｆｅｔの層間絶縁膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202181A true JPH07202181A (ja) | 1995-08-04 |
Family
ID=18281156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33478093A Pending JPH07202181A (ja) | 1993-12-28 | 1993-12-28 | ゲート絶縁膜保護ダイオードを有するｍｏｓｆｅｔおよびｍｏｓｆｅｔの層間絶縁膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
-
1993
- 1993-12-28 JP JP33478093A patent/JPH07202181A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
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