JPH07202635A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH07202635A JPH07202635A JP6012123A JP1212394A JPH07202635A JP H07202635 A JPH07202635 A JP H07202635A JP 6012123 A JP6012123 A JP 6012123A JP 1212394 A JP1212394 A JP 1212394A JP H07202635 A JPH07202635 A JP H07202635A
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- Japan
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- sampling
- memory
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Abstract
(57)【要約】
【目的】 比較的小さなメモリ容量で、多くの情報を処
理できるデジタル信号処理装置を提供する。 【構成】 入力信号をサンプリングするサンプリング手
段と、２周期毎にサンプリングデータを順次保持する保
持手段と、前記保持手段に保持された２周期分のサンプ
リングデータの１周期目のデータと２周期目のデータと
の差分を算出する算出手段と、算出手段により算出され
た差分データと１周目または２周目のサンプリングデー
タのいずれか一方のデータとを合成する合成手段と、合
成手段により合成されたデータをメモリに書き込む書き
込み手段と、前記メモリに書き込まれたデータを復元す
る復元手段とを具備することにより、従来に比べて外部
メモリへの書き込み容量を減らすことが可能となる。
理できるデジタル信号処理装置を提供する。 【構成】 入力信号をサンプリングするサンプリング手
段と、２周期毎にサンプリングデータを順次保持する保
持手段と、前記保持手段に保持された２周期分のサンプ
リングデータの１周期目のデータと２周期目のデータと
の差分を算出する算出手段と、算出手段により算出され
た差分データと１周目または２周目のサンプリングデー
タのいずれか一方のデータとを合成する合成手段と、合
成手段により合成されたデータをメモリに書き込む書き
込み手段と、前記メモリに書き込まれたデータを復元す
る復元手段とを具備することにより、従来に比べて外部
メモリへの書き込み容量を減らすことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
内、特にサンプリングされたデータを扱うデジタル信号
処理装置に関する。
内、特にサンプリングされたデータを扱うデジタル信号
処理装置に関する。
【０００２】
【従来の技術】従来のデジタル信号処理装置について図
３に基づいて説明する。点線枠内がデジタルの信号を処
理する回路Ａを示し、回路Ａは出力用トライステートバ
ッファ１０２と入力用バッファ１０３と１６ビットレジ
スタ１０４、１１１とトライステートバッファ１０７と
１６ビットデータバス１２とデータ演算処理ブロック１
３とを具備する。また、この回路Ａは外部に配置された
外付けメモリＤＲＡＭ１０１と接続されている。従来の
デジタル信号処理装置は、ＤＲＡＭ１０１の接続が可能
な不図示のメモリにマイクロプログラムを保持してお
り、このマイクロプログラムによりＤＲＡＭ１０１の書
き込み及び読み出しが制御されている。
３に基づいて説明する。点線枠内がデジタルの信号を処
理する回路Ａを示し、回路Ａは出力用トライステートバ
ッファ１０２と入力用バッファ１０３と１６ビットレジ
スタ１０４、１１１とトライステートバッファ１０７と
１６ビットデータバス１２とデータ演算処理ブロック１
３とを具備する。また、この回路Ａは外部に配置された
外付けメモリＤＲＡＭ１０１と接続されている。従来の
デジタル信号処理装置は、ＤＲＡＭ１０１の接続が可能
な不図示のメモリにマイクロプログラムを保持してお
り、このマイクロプログラムによりＤＲＡＭ１０１の書
き込み及び読み出しが制御されている。
【０００３】以下に、図３に基づき書き込み及び読み出
し動作を説明する。
し動作を説明する。
【０００４】図３に於て、回路Ａに取り込まれた信号、
または回路Ａの内部で処理されたデータをＤＲＡＭ１０
１に書き込む場合は、データ演算ブロック１３にて処理
されたデータをデータバス１２を介してレジスタ１１１
に転送する。その後、出力用トライステートバッファ１
０２をイネーブルにし、外付けのＤＲＡＭ１０１にデー
タを書き込む。
または回路Ａの内部で処理されたデータをＤＲＡＭ１０
１に書き込む場合は、データ演算ブロック１３にて処理
されたデータをデータバス１２を介してレジスタ１１１
に転送する。その後、出力用トライステートバッファ１
０２をイネーブルにし、外付けのＤＲＡＭ１０１にデー
タを書き込む。
【０００５】外付けメモリＤＲＡＭ１０１に書き込まれ
たデータを読み出し、回路Ａ内部のデータバス１２に転
送する場合には、ＤＲＡＭ１０１から読み出されたデー
タを入力バッファ１０３を通し、レジスタ１０４に転送
する。その後、トライステートバッファ１０７をイネー
ブルにし、データバス１２に転送する。
たデータを読み出し、回路Ａ内部のデータバス１２に転
送する場合には、ＤＲＡＭ１０１から読み出されたデー
タを入力バッファ１０３を通し、レジスタ１０４に転送
する。その後、トライステートバッファ１０７をイネー
ブルにし、データバス１２に転送する。
【０００６】
【発明が解決しようとする課題】従来のデジタル信号処
理装置は、全てのサンプリングデータが外部メモリに書
き込まれていたため、外部メモリのデータ量が膨大にな
ってしまうという欠点があった。そのため、例えば多く
の情報を処理するためには、外部メモリの容量を増やさ
なければならないという問題があった。
理装置は、全てのサンプリングデータが外部メモリに書
き込まれていたため、外部メモリのデータ量が膨大にな
ってしまうという欠点があった。そのため、例えば多く
の情報を処理するためには、外部メモリの容量を増やさ
なければならないという問題があった。
【０００７】そこで、この発明は、比較的小さなメモリ
容量で、多くの情報を処理できるデジタル信号処理装置
を提供することを目的としている。
容量で、多くの情報を処理できるデジタル信号処理装置
を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明のデジタル処理装
置は、入力信号をサンプリングするサンプリング手段
と、２周期毎にサンプリングデータを順次保持する保持
手段と、前記保持手段に保持された２周期分のサンプリ
ングデータの１周期目のデータと２周期目のデータとの
差分を算出する算出手段と、算出手段により算出された
差分データと１周目または２周目のサンプリングデータ
のいずれか一方のデータとを合成する合成手段と、合成
手段により合成されたデータをメモリに書き込む書き込
み手段と、前記メモリに書き込まれたデータを復元する
復元手段とを具備する。
置は、入力信号をサンプリングするサンプリング手段
と、２周期毎にサンプリングデータを順次保持する保持
手段と、前記保持手段に保持された２周期分のサンプリ
ングデータの１周期目のデータと２周期目のデータとの
差分を算出する算出手段と、算出手段により算出された
差分データと１周目または２周目のサンプリングデータ
のいずれか一方のデータとを合成する合成手段と、合成
手段により合成されたデータをメモリに書き込む書き込
み手段と、前記メモリに書き込まれたデータを復元する
復元手段とを具備する。
【０００９】
【作用】従来のデジタル処理装置は、例えば２周期のサ
ンプリングデータを外部メモリに書き込む場合、２周期
分のデータ全てを外部メモリに書き込んでいたが、本発
明のデジタル処理装置は、例えば１周期目のデータと２
周期目のデータとの差分をとり、差分データを作り、１
周期目または２周期目のいずれか一方のデータと、この
差分データを１つのデータとして外部メモリに書き込む
ため、従来に比べメモリに書き込む容量を減らすことが
できる。即ち、従来の２つのデータを外部メモリに書き
込む方法に対して本発明は２つのデータのうちの一方の
データと差分データとを１つのデータとして外部メモリ
に書き込むことにより外部メモリのメモリ容量を従来の
方法に比べて減少させることができる。
ンプリングデータを外部メモリに書き込む場合、２周期
分のデータ全てを外部メモリに書き込んでいたが、本発
明のデジタル処理装置は、例えば１周期目のデータと２
周期目のデータとの差分をとり、差分データを作り、１
周期目または２周期目のいずれか一方のデータと、この
差分データを１つのデータとして外部メモリに書き込む
ため、従来に比べメモリに書き込む容量を減らすことが
できる。即ち、従来の２つのデータを外部メモリに書き
込む方法に対して本発明は２つのデータのうちの一方の
データと差分データとを１つのデータとして外部メモリ
に書き込むことにより外部メモリのメモリ容量を従来の
方法に比べて減少させることができる。
【００１０】
【実施例】以下に本発明に係る第１実施例を図１乃至図
２に基づいて説明する。
２に基づいて説明する。
【００１１】図１は本発明に係る第１実施例であるデジ
タル処理装置の回路図であり、破線枠内がデジタル信号
を処理する回路Ａ′を示し、回路Ａ′内には出力用トラ
イステートバッファ２と入力バッファ３とレジスタ４、
９、１１と加算器５と選択器６とトライステートバッフ
ァ７と入力ＮＡＮＤゲート８と減算器１０とデータバス
１２とデータ演算ブロック１３とを具備している。更
に、回路Ａ′はこの回路Ａ′の外部に配置された外付け
メモリＤＲＡＭ１と接続されている。このデジタル処理
信号はＤＲＡＭ１の接続が可能な不図示のマイクロプロ
グラムを有し、このマイクロプログラムよりＤＲＡＭ１
の書き込み及び読み出しが制御されている。
タル処理装置の回路図であり、破線枠内がデジタル信号
を処理する回路Ａ′を示し、回路Ａ′内には出力用トラ
イステートバッファ２と入力バッファ３とレジスタ４、
９、１１と加算器５と選択器６とトライステートバッフ
ァ７と入力ＮＡＮＤゲート８と減算器１０とデータバス
１２とデータ演算ブロック１３とを具備している。更
に、回路Ａ′はこの回路Ａ′の外部に配置された外付け
メモリＤＲＡＭ１と接続されている。このデジタル処理
信号はＤＲＡＭ１の接続が可能な不図示のマイクロプロ
グラムを有し、このマイクロプログラムよりＤＲＡＭ１
の書き込み及び読み出しが制御されている。
【００１２】以下、図１に基づいて本発明に係る第１実
施例であるデジタル処理装置の動作について説明する。
施例であるデジタル処理装置の動作について説明する。
【００１３】まずデータバス１２から外部メモリＤＲＡ
Ｍ１に転送する場合について以下に説明する。不図示の
マイクロプログラムによりデータへの書き込み命令が出
されると、データバス１２からレジスタ１１にデータが
転送される。次のサンプリングデータがレジスタ１１に
転送される前に、以前にレジスタ１１に転送されたデー
タは、レジスタ９に転送される。ここで、データ語長を
１６ビット、差分データの語長を８ビットとする。減算
器１０により、レジスタ１１のデータとレジスタ９のデ
ータの差分とが計算され、差分データが作られる。レジ
スタ１１のデータとこの差分データとが共に出力用トラ
イステートバッファ２に転送される。２入力ＮＡＮＤゲ
ート８により、２サンプリング周期ごとにトライステー
トバッファ２をイネーブルとし、外部メモリＤＲＡＭ１
にデータを書き込む。この際、ＤＲＡＭ１を制御するＲ
ＡＳ、ＣＡＳ等の信号も２サンプリング周期ごとにＤＲ
ＡＭ１に供給する必要がある。
Ｍ１に転送する場合について以下に説明する。不図示の
マイクロプログラムによりデータへの書き込み命令が出
されると、データバス１２からレジスタ１１にデータが
転送される。次のサンプリングデータがレジスタ１１に
転送される前に、以前にレジスタ１１に転送されたデー
タは、レジスタ９に転送される。ここで、データ語長を
１６ビット、差分データの語長を８ビットとする。減算
器１０により、レジスタ１１のデータとレジスタ９のデ
ータの差分とが計算され、差分データが作られる。レジ
スタ１１のデータとこの差分データとが共に出力用トラ
イステートバッファ２に転送される。２入力ＮＡＮＤゲ
ート８により、２サンプリング周期ごとにトライステー
トバッファ２をイネーブルとし、外部メモリＤＲＡＭ１
にデータを書き込む。この際、ＤＲＡＭ１を制御するＲ
ＡＳ、ＣＡＳ等の信号も２サンプリング周期ごとにＤＲ
ＡＭ１に供給する必要がある。
【００１４】次に外部ＤＲＡＭ１に読み込まれたデータ
をデータバス１２に転送する場合について説明する。不
図示のマイクロプログラムによりＤＲＡＭ１にデータを
読み出す命令が出されると、ＤＲＡＭ１からは２クロッ
クタイミング毎にデータが読み出される。読み出された
データは入力バッファ３を通り、２４ビットのレジスタ
２４に転送される。レジスタ４に転送されたデータのう
ち、上位１６ビットのデータはレジスタ４のＲＥＧ
（Ａ）に保持され、下位８ビツのデータはレジスタ４の
ＲＥＧ（Ｂ）に転送される。ＲＥＧ（Ａ）保持された上
位１６ビットのデータは、２周期分のサンプリングデー
タのうち、１周期分のサンプリングデータであり、ＲＥ
Ｇ（Ｂ）に保持された８ビットデータは２周期のサンプ
リングデータの差分である。そして、加算器５により、
ＲＥＧ（Ａ）とＲＥＧ（Ｂ）とのデータが加算され、１
６ビットの加算データが作られる。選択器６により、Ｒ
ＥＧ（Ａ）のデータ、上記加算データ（例えば２周期サ
ンプリングデータ）の順にデータがトライステートバッ
ファ７を通りデータバス１２に転送される。
をデータバス１２に転送する場合について説明する。不
図示のマイクロプログラムによりＤＲＡＭ１にデータを
読み出す命令が出されると、ＤＲＡＭ１からは２クロッ
クタイミング毎にデータが読み出される。読み出された
データは入力バッファ３を通り、２４ビットのレジスタ
２４に転送される。レジスタ４に転送されたデータのう
ち、上位１６ビットのデータはレジスタ４のＲＥＧ
（Ａ）に保持され、下位８ビツのデータはレジスタ４の
ＲＥＧ（Ｂ）に転送される。ＲＥＧ（Ａ）保持された上
位１６ビットのデータは、２周期分のサンプリングデー
タのうち、１周期分のサンプリングデータであり、ＲＥ
Ｇ（Ｂ）に保持された８ビットデータは２周期のサンプ
リングデータの差分である。そして、加算器５により、
ＲＥＧ（Ａ）とＲＥＧ（Ｂ）とのデータが加算され、１
６ビットの加算データが作られる。選択器６により、Ｒ
ＥＧ（Ａ）のデータ、上記加算データ（例えば２周期サ
ンプリングデータ）の順にデータがトライステートバッ
ファ７を通りデータバス１２に転送される。
【００１５】図２に基づいて従来のデジタル信号処理装
置と本発明に係る第１実施例であるデジタル信号処理装
置とのメモリ容量を比較する。図２は従来のデジタル信
号処理装置と本発明に係る第１実施例であるデジタル信
号処理装置とのメモリ容量比較図である。
置と本発明に係る第１実施例であるデジタル信号処理装
置とのメモリ容量を比較する。図２は従来のデジタル信
号処理装置と本発明に係る第１実施例であるデジタル信
号処理装置とのメモリ容量比較図である。
【００１６】図３に示すような従来のデジタル信号処理
装置に於て、２ｎ個のサンプリングされたデータをＤＲ
ＡＭに格納する場合、１ワードの語長を１６ビットとと
すると、必要とするメモリ容量は図２（ａ）に示すよう
に３２×ｎビット必要とするが、図１に示すような本発
明に係る第１実施例であるデジタル処理装置に於ては、
図２（ｂ）に示すように２４×ｎビットとなる。従っ
て、従来のデジタル信号処理装置のＤＲＡＭに格納する
データ量は３／４の容量で実現することが可能となる。
装置に於て、２ｎ個のサンプリングされたデータをＤＲ
ＡＭに格納する場合、１ワードの語長を１６ビットとと
すると、必要とするメモリ容量は図２（ａ）に示すよう
に３２×ｎビット必要とするが、図１に示すような本発
明に係る第１実施例であるデジタル処理装置に於ては、
図２（ｂ）に示すように２４×ｎビットとなる。従っ
て、従来のデジタル信号処理装置のＤＲＡＭに格納する
データ量は３／４の容量で実現することが可能となる。
【００１７】上記で説明したように、従来のデジタル処
理装置は、例えば２周期のサンプリングデータを外部メ
モリに書き込む場合、２周期分のデータ全てを外部メモ
リに書き込んでいたが、本発明のデジタル処理装置は、
例えば１周期目のデータと２周期目のデータとの差分を
とって差分データを作り、１周期または２周期のいずれ
か一方のデータとこの差分データとを１つのデータとし
て外部メモリに書き込むため、従来に比べてメモリに書
き込む容量を減らすことができる。従って、従来の２つ
のデータを書き込む方法に於けるメモリ容量に対し本発
明の２つのデータのうち一方のデータと差分データとを
１つのデータとして外部メモリに書き込むことにより外
部メモリのメモリ容量を従来の方法より少なくてすむ。
理装置は、例えば２周期のサンプリングデータを外部メ
モリに書き込む場合、２周期分のデータ全てを外部メモ
リに書き込んでいたが、本発明のデジタル処理装置は、
例えば１周期目のデータと２周期目のデータとの差分を
とって差分データを作り、１周期または２周期のいずれ
か一方のデータとこの差分データとを１つのデータとし
て外部メモリに書き込むため、従来に比べてメモリに書
き込む容量を減らすことができる。従って、従来の２つ
のデータを書き込む方法に於けるメモリ容量に対し本発
明の２つのデータのうち一方のデータと差分データとを
１つのデータとして外部メモリに書き込むことにより外
部メモリのメモリ容量を従来の方法より少なくてすむ。
【００１８】尚、本発明を残響処理等に応用することが
できる。この応用例の場合には、連続するデータ間に於
てはそれほど大きな値の変化はない場合が多いので差分
データの値も小さくなり、差分データを記録するメモリ
エリアを少なくすることができる。従来のデジタル信号
処理装置は、残響処理を行う場合、全てのサンプリング
データが外部メモリに書き込まれていたため、外部メモ
リのデータ量が膨大になってしまい、外部メモリの容量
を増やさなければならなかったが、本発明により従来に
比べてメモリ容量を減らすことができる。
できる。この応用例の場合には、連続するデータ間に於
てはそれほど大きな値の変化はない場合が多いので差分
データの値も小さくなり、差分データを記録するメモリ
エリアを少なくすることができる。従来のデジタル信号
処理装置は、残響処理を行う場合、全てのサンプリング
データが外部メモリに書き込まれていたため、外部メモ
リのデータ量が膨大になってしまい、外部メモリの容量
を増やさなければならなかったが、本発明により従来に
比べてメモリ容量を減らすことができる。
【００１９】
【発明の効果】本発明によれば、２サンプリン周期ごと
に、１周期目のサンプリングデータとその次の２周期目
のサンプリングデータとの差分のデータを１周期目また
は２周期目のサンプリングデータと共にまとめて書き込
む手段を設けることにより、従来に比べて外部メモリへ
の書き込み容量を減らすことが可能となる。
に、１周期目のサンプリングデータとその次の２周期目
のサンプリングデータとの差分のデータを１周期目また
は２周期目のサンプリングデータと共にまとめて書き込
む手段を設けることにより、従来に比べて外部メモリへ
の書き込み容量を減らすことが可能となる。
【図１】本発明に係る第１実施例であるデジタル処理装
置の回路図。
置の回路図。
【図２】従来のデジタル信号処理装置と本発明に係る第
１実施例であるデジタル信号処理装置とのメモリ容量を
比較図。
１実施例であるデジタル信号処理装置とのメモリ容量を
比較図。
【図３】従来のデジタル信号処理装置の回路図。 【符号の説明 １、１０１ 外付けメモリ（ＤＲＡＭ） ２、１０２ 出力用トライステートバッファ ３、１０３ 入力バッファ ４、９、１１、１０４、１１１ レジスタ ５ 加算器 ６ 選択器 ７、１０７ トライステートバッファ ８ ２入力ＮＡＮＤゲート １０ 減算器 １２ データバス １３ データ演算ブロック Ａ、Ａ′ 回路
Claims (2)
- 【請求項１】 入力信号をサンプリングするサンプリ
ング手段と、 ２周期毎にサンプリングデータを順次保持する保持手段
と、 前記保持手段に保持された前記２周期分のサンプリング
データの１周期目のデータと２周期目のデータとの差分
を算出する算出手段と、 前記算出手段により算出された差分データと前記１周目
または前記２周目のサンプリングデータのいずれか一方
のデータとを合成する合成手段と、 前記合成手段により合成されたデータをメモリに書き込
む書き込み手段と、 前記メモリに書き込まれたデータを復元する復元手段と
を具備することを特徴とするデジタル信号処理装置。 - 【請求項２】 前記復元手段は、前記メモリからデー
タを読み出す読出手段と、 前記読出手段によって読み出されたデータから前記一方
のデータと前記差分のデータとを抽出する抽出手段と、 前記一方のデータと前記差分データとを加算する加算手
段と、 前記加算手段により得られた加算データと前記一方のデ
ータとを選択して転送する転送手段とを具備することを
特徴とする請求項１に記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012123A JPH07202635A (ja) | 1994-01-06 | 1994-01-06 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012123A JPH07202635A (ja) | 1994-01-06 | 1994-01-06 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202635A true JPH07202635A (ja) | 1995-08-04 |
Family
ID=11796771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012123A Withdrawn JPH07202635A (ja) | 1994-01-06 | 1994-01-06 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172284A (ja) * | 2005-12-21 | 2007-07-05 | Sanyo Electric Co Ltd | データ多重化記憶装置及び処理装置 |
-
1994
- 1994-01-06 JP JP6012123A patent/JPH07202635A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172284A (ja) * | 2005-12-21 | 2007-07-05 | Sanyo Electric Co Ltd | データ多重化記憶装置及び処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |